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Pin grid array package structure 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-023/02
출원번호 US-0219149 (1988-07-15)
발명자 / 주소
  • Mu Albert T. (San Jose CA)
출원인 / 주소
  • Advanced Micro Devices, Inc. (Sunnyvale CA 02)
인용정보 피인용 횟수 : 34  인용 특허 : 2

초록

A pin grid array package structure includes a package body member (12), a wiring board (14) having a central portion for receiving a semiconductor chip (18), a tape lead circuit (16), and a cover member (22). A plurality of metal terminal pins (24) extend substantially over the entire top and bottom

대표청구항

A pin grid array package structure comprising: a package body member (12) being formed of a generally diamond-shaped configuration and having top and bottom surfaces; a plurality of metal terminal pins (24) covering substantially the entire top and bottom surfaces of said body member (12), said term

이 특허에 인용된 특허 (2)

  1. Konishi Akira (Kyoto JPX) Wakano Teruo (Kyoto JPX), Semiconductor device and its manufacture.
  2. Narita Ryoichi (Obu JPX) Sonobe Toshio (Okazaki JPX) Ito Hitoshi (Kariya JPX) Ishikawa Junji (Nagoya JPX) Takenaka Osamu (Kariya JPX) Sugiura Junji (Toyota JPX), Semiconductor element sealing structure.

이 특허를 인용한 특허 (34)

  1. Wakabayashi, Kenichi; Takayama, Chitoshi; Shiozaki, Tadashi, Apparatus including processor.
  2. Akram, Salman, Chip package with grease heat sink.
  3. Thurgood,Blaine J., Computer system including at least one stress balanced semiconductor package.
  4. Suhir Ephraim (Randolph NJ) Weld John D. (Succasunna NJ), Electronic package with reduced bending stress.
  5. Khandros Igor Y. ; Eldridge Benjamin N. ; Mathieu Gaetan L., Fabricating interconnects and tips using sacrificial substrates.
  6. Igor Y. Khandros ; Thomas H. Distefano, Face-up semiconductor chip assemblies.
  7. Wakabayashi,Kenichi; Takayama,Chitoshi; Shiozaki,Tadashi, Information processing device.
  8. Khandros Igor Y. ; Mathieu Gaetan L., Interconnection substrates with resilient contact structures on both sides.
  9. Akram, Salman, Method of making chip package with grease heat sink.
  10. Igor Y. Khandros ; Thomas H. Distefano, Methods of making semiconductor chip assemblies.
  11. Khandros Igor Y. ; Distefano Thomas H., Methods of making semiconductor chip assemblies.
  12. Khandros,Igor Y.; DiStefano,Thomas H., Microelectronic component and assembly having leads with offset portions.
  13. Khandros,Igor Y.; DiStefano,Thomas H., Microelectronic component and assembly having leads with offset portions.
  14. Eldridge, Benjamin N.; Grube, Gary W.; Khandros, Igor Y.; Mathieu, Gaetan L., Microelectronic contact structure.
  15. Eldridge, Benjamin N.; Grube, Gary W.; Khandros, Igor Y.; Mathieu, Gaetan L., Microelectronic contact structure and method of making same.
  16. Barrow, Michael, Perimeter matrix ball grid array circuit package with a populated center.
  17. Barrow, Michael, Perimeter matrix ball grid array circuit package with a populated center.
  18. Wakabayashi,Kenichi; Takayama,Chitoshi; Shiozaki,Tadashi, Printer apparatus.
  19. Wakabayashi,Kenichi; Takayama,Chitoshi; Shiozaki,Tadashi, Processing device.
  20. Wakabayashi, Kenichi; Takayama, Chitoshi; Shiozaki, Tadashi, Processor apparatus.
  21. Khandros Igor Y. (Peekskill NY) Distefano Thomas H. (Bronxville NY), Semiconductor chip assemblies, methods of making same and components for same.
  22. Khandros,Igor Y.; DiStefano,Thomas H., Semiconductor chip assemblies, methods of making same and components for same.
  23. Khandros,Igor Y.; Distefano,Thomas H., Semiconductor chip assemblies, methods of making same and components for same.
  24. Igor Y. Khandros ; Thomas H. DiStefano, Semiconductor chip assembly with anisotropic conductive adhesive connections.
  25. Khandros Igor Y. ; Distefano Thomas H., Semiconductor chip package with center contacts.
  26. Urago, Kazuyuki; Shimizu, Nobutaka, Semiconductor device and manufacturing method of semiconductor device.
  27. Yoneda Yoshiyuki (Kawasaki JPX) Tsuji Kazuto (Kawasaki JPX), Semiconductor device in a resin package housed in a frame having high thermal conductivity.
  28. Dozier ; II Thomas H. ; Khandros Igor Y., Solder preforms.
  29. Igor Y. Khandros ; Thomas H. DiStefano, Stacked chip assembly.
  30. Thurgood, Blaine J., Stress balanced semiconductor packages, method of fabrication and modified mold segment.
  31. Thurgood, Blaine J., Stress balanced semiconductor packages, method of fabrication and modified mold segment.
  32. Higgins ; III Leo M. (Austin TX) McShane Michael B. (Austin TX), TAB tape translator for use with semiconductor devices.
  33. Ettehadieh Ehsan ; Kaul Sunil ; Malladi Dev, Thermal management enhancements for cavity packages.
  34. Cheah, Eng C.; Fritz, Donald S., Thermally enhanced metal capped BGA package.
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