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Planar tungsten interconnect with implanted silicon 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-023/48
출원번호 US-0158759 (1988-02-22)
발명자 / 주소
  • Thomas David C. (Wilkes-Barre PA) Wong S. Simon (Ithaca NY)
출원인 / 주소
  • Cornell Research Foundation, Inc. (Ithaca NY 02)
인용정보 피인용 횟수 : 10  인용 특허 : 12

초록

A planar interconnect using selective deposition of a refractory metal such as tungsten into oxide channels is disclosed. A layer of silicon dioxide as thick as the desired tungsten interconnect is placed on the surface of a substrate such as an integrated circuit wafer. Thereafter, a layer of silic

대표청구항

A planar interconnect level for VLSI devices, comprising: a layer of silicon dioxide formed on a top planar surface of an integrated circuit wafer, said layer having a predetermined thickness and having a planar top surface; at least one interconnect channel formed in said silicon dioxide layer, sai

이 특허에 인용된 특허 (12)

  1. Davis T. Grant (Sunnyvale CA), Alignment target for electron-beam write system.
  2. Holmberg Scott H. (Escondido CA), Aluminum-refractory metal interconnect with anodized periphery.
  3. Hieber Konrad (Bernau DEX) Neppl Franz (Munich DEX), Integrated MOS transistors having a gate metallization composed of tantalum or niobium or their silicides.
  4. Gregor Lawrence V. (Hopewell Junction NY), MLC green sheet process.
  5. Yen Yung-Chau (San Jose CA), Metallization technique for integrated circuit structures.
  6. Platter Valeria (Poughkeepsie NY) Rothman Laura B. (South Kent CT) Schaible Paul M. (Poughkeepsie NY) Schwartz Geraldine C. (Poughkeepsie NY), Method for forming planar metal/insulator structures.
  7. Lindmayer Joseph (Bethesda MD), Method of applying contacts to a silicon wafer and product formed thereby.
  8. Moritz, Holger, Method of making conductive paths through a lamina in a semiconductor device.
  9. Chang Kenneth (Hopewell Junction NY) Chiu George T. (Wappingers Falls NY) Hoeg ; Jr. Anthony (Cary NC) Lee Linda H. (Poughkeepsie NY), Planar metal interconnection system and process.
  10. Tuckerman David B. (Livermore CA), Planarization of metal films for multilevel interconnects by pulsed laser heating.
  11. Balasubramanyam Karanam (Hopewell Junction NY) Dally Anthony J. (Pleasant Valley NY) Riseman Jacob (Poughkeepsie NY) Ogura Seiki (Hopewell Junction NY), Process for forming planar chip-level wiring.
  12. Greschner, Johann; Schwerdt, Friedrich W.; Trumpp, Hans J., Process for producing printed circuit boards with metallic conductor structures embedded in the insulating substrate.

이 특허를 인용한 특허 (10)

  1. Hong Sam-Hyo,SEX, Electromigration resistant metallization structures and process for microcircuit interconnections with RF-reactively sputtered titanium tungsten and gold.
  2. Saito,Tatsuyuki; Noguchi,Junji; Yamaguchi,Hizuru; Owada,Nobuo, Fabrication process for a semiconductor integrated circuit device.
  3. Ferrer Luppi, Domingo A.; Dasgupta, Aritra; Moser, Benjamin G., Metal resistor forming method using ion implantation.
  4. Nogami, Takeshi; Lopatin, Sergey, Method and apparatus for reducing electromigration in semiconductor interconnect lines.
  5. Ha,Jo Woong; Kim,Seung Hyun; Park,Dong Yeon; Lee,Dong Su; Woo,Hyun Jung, Method for manufacturing metal thin film resistor.
  6. Lin, Mou-Shiung; Chou, Chiu-Ming; Chou, Chien-Kang, Post passivation interconnection schemes on top of the IC chips.
  7. Saito, Tatsuyuki; Noguchi, Junji; Yamaguchi, Hizuru; Owada, Nobuo, Semiconductor integrated circuit device and fabrication process thereof.
  8. Saito, Tatsuyuki; Noguchi, Junji; Yamaguchi, Hizuru; Owada, Nobuo, Semiconductor integrated circuit device and fabrication process thereof.
  9. Saito, Tatsuyuki; Noguchi, Junji; Yamaguchi, Hizuru; Owada, Nobuo, Semiconductor integrated circuit device with vertically stacked conductor interconnections.
  10. Pasch Nicholas F. (Pacifica CA), Trench planarization techniques.
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