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Method for improving the electrical erase characteristics of floating gate memory cells by immediately depositing a prot 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-021/76
  • H01L-021/265
출원번호 US-0462709 (1990-01-09)
발명자 / 주소
  • Lai Stefan K. (Belmont CA)
출원인 / 주소
  • Intel Corporation (Santa Clara CA 02)
인용정보 피인용 횟수 : 19  인용 특허 : 0

초록 ▼

A method for fabricating floating gate memory arrays with improved electrical erase characteristics and a reduced gate oxide defect density is described. According to the invented method, a protective polysilicon layer is deposited immediately following growth of the tunnel or gate oxide. The polysi

대표청구항 ▼

In a process for fabricating an array of floating gate memory devices which are erased by Fowler-Nordheim tunnelling of electrons from a floating gate to a silicon substrate, a method of improving the erase performance of said devices comprises the steps of: defining regions in said substrate for fi

이 특허를 인용한 특허 (19)

  1. Wang, Chih Hsin, Electrically alterable non-volatile memory cells and arrays.
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  2. Rink, Karl K.; Green, David J.; Taylor, Robert D.; Mendenhall, Ivan V.; Richardson, William B., Expandable fluid inflator device with pyrotechnic coating.
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  3. Richard A. Blanchard, Field effect transistor having dielectrically isolated sources and drains and method for making same.
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  4. Abedifard, Ebrahim, Flash cell with trench source-line connection.
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  5. Abedifard, Ebrahim, Flash cell with trench source-line connection.
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  6. Parkinson, David W.; Kenney, Steven B.; Hess, Gregg; Hammer, Steve; Mendenhall, Ivan V., Inflator device ignition of gas generant.
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  7. Parkinson, David W.; Kenney, Steven B.; Hess, Gregg; Hammer, Steve; Mendenhall, Ivan V., Inflator device ignition of gas generant.
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  8. Akiyama Yukiharu,JPX ; Sato Shinichi,JPX, Method for forming field oxide film.
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  9. Loo, Roger; Caymax, Matty; Blomme, Pieter; Van den Bosch, Geert, Method for producing a floating gate memory structure.
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  10. Kanamori Kohji,JPX ; Hisamune Yosiaki,JPX, Method of making non-volatile semiconductor memory devices having large capacitance between floating and control gates.
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  11. Abedifard, Ebrahim, Methods of accessing floating-gate memory cells having underlying source-line connections.
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  12. Abedifard, Ebrahim, Methods of forming memory cells and arrays having underlying source-line connections.
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  13. Abedifard,Ebrahim, Methods of forming memory cells and arrays having underlying source-line connections.
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  14. Sandhu, Gurtej S.; Prall, Kirk D., Methods of forming semiconductor constructions and flash memory cells.
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  15. Wang,Chih Hsin, P-channel electrically alterable non-volatile memory cell.
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  16. He Yue-song ; Chang Kent K. ; Huang Allen U., Process to reduce post cycling program VT dispersion for NAND flash memory devices.
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  17. Sandhu, Gurtej S.; Prall, Kirk D., Semiconductor constructions.
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  18. Kanamori, Kohji, Semiconductor device and its manufacturing method.
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  19. Kanamori,Kohji, Semiconductor device and its manufacturing method.
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