[특허]Method for producing an integrated circuit structure with a dense multilayer metallization pattern

Method for producing an integrated circuit structure with a dense multilayer metallization pattern 원문보기

IPC분류정보
국가/구분	United States(US) Patent 등록
국제특허분류(IPC7판)	H01L-029/34 H01L-021/44
출원번호	US-0731695 (1991-07-17)
우선권정보	EP-0120587 (1990-10-26)
발명자 / 주소	Koblinger Otto (Korntal-Munchingen DEX) Trumpp Hans-Joachim (Filderstadt DEX)
출원인 / 주소	International Business Machines Corporation (Armonk NY 02)
인용정보	피인용 횟수 : 35 인용 특허 : 0

초록 ▼

Disclosed is a method for manufacturing a high-denisty multilayer metallization pattern on an integrated circuit structure. Also disclosed are integrated circuit structures made with such method. The components of the integrated circuit may be formed on the substrate using conventional processes. A first metallization pattern is then formed on the semiconductor substrate having at least one integrated circuit. Next, the first layer of a double-layer insulation is applied over the first metallization pattern, and a photoresist layer is applied over the first layer for planarizing the topology of the metallization pattern and for defining a pad mask by a photoprocess over a conductive pad. For planarization of the topology, the photoresist layer and the first layer of the double-layer insulation are reactive ion etched at substantially the same rate to a desired depth. This reactive ion etching step also removes the first layer of the double-layer insulation from the pad mask area thereby exposing a metal pad. On top of the planarized topology, the second layer of the double-layer insulation is applied, and vias are opened in the layer by a plurality of dry-etching steps. The second metalliation pattern is formed on this second layer. Then, another double-layer insulation is applied on top of the second metallization pattern, the first layer being an inorganic and the second layer an organic layer. After opening vias in the layers of this double-layer insulation by contour-etching, a third metallization pattern is applied. Optionally, a fourth metallization pattern can be formed on the integrated circuit structure.

대표청구항 ▼

A method for providing a plurality of conductive metallization patterns separated by insulating layers on an integrated circuit, comprising the steps of: applying a first metallization pattern to a semiconductor substrate having at least one integrated circuit; applying a first layer of a first double-layer insulation on said first metallization pattern; applying a photoresist layer on said first layer for planarizing the topology of said first metallization pattern and for defining a pad mask by a photoprocess in said photoresist layer; reactive ion etching said photoresist layer and said first layer at substantially the same rate for planarizing the underlying topology and for removing said first layer from the pad mask area, thereby exposing said first metallization pattern in said pad mask area over a conductive pad; applying a second layer of said first double-layer insulation on said planarized topology; masking said second layer and opening vias in said second layer in predetermined areas by a plurality of dry-etching steps; applying a second metallization pattern to said second layer; applying a second double-layer insulation comprising an inorganic dielectric layer and an organic dielectric layer on said second metallization pattern; masking said second double-layer insulation and opening vias in said dielectric layers thereof in predetermined areas by a plurality of dry-etching steps; and applying a third metallization pattern to said second double-layer insulation.

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A62B	인명구조용의 기구, 장치 또는 방법(특히 의료용에 사용되는 밸브 A61M 39/00; 특히 물에서 쓰이는 인명구조 장치 또는 방법 B63C 9/00; 잠수장비 B63C 11/00; 특히 항공기에 쓰는 것, 예. 낙하산, 투출좌석 B64D; 특히 광산에서 쓰이는 구조장치 E21F 11/00)
A62B-1/08	.. 윈치 또는 풀리에 제동기구가 있는 것

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