[특허]Thick bus metallization interconnect structure to reduce bus area

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IPC분류정보
국가/구분	United States(US) Patent 등록
국제특허분류(IPC7판)	H01L-023/48 H01L-029/46 H01L-029/54
출원번호	US-0617426 (1990-11-19)
발명자 / 주소	Hingarh Hemraj (Saratoga CA) Asuncion Andres D. (Sunnyvale CA) Thomas Michael (Cupertino CA) Brown Robert (Palo Alto CA)
출원인 / 주소	National Semiconductor Corp. (Santa Clara CA 02)
인용정보	피인용 횟수 : 20 인용 특허 : 0

초록 ▼

There is disclosed a structure for self aligned and non-self aligned power and ground buses and interconnects for integrated circuits which are thicker than normal conductors. This enables them to withstand higher current densities without adverse electromigration effects. There is also disclosed a

대표청구항 ▼

A metallization structure for a horizontally extending power bus region and horizontally extending interconnect lines in an integrated circuit comprising: a semiconductor substrate having circuit elements formed therein; a conductive bus region; horizontally extending conductive interconnect lines coupled to said circuit elements and to said power bus region for transmitting power from said power bus region to said circuit elements; said horizontally extending power bus region and said horizontally extending interconnect lines being formed of a first horizontally extending conductive layer of a first predetermined thickness and insulated from said substrate except for the connections with said elements; said power bus region further being formed of a second horizontally extending conductive layer disposed upon and in physical contact with an upper surface of and in electrical contact with selected portions of said first horizontally extending conductive layer, said second horizontally extending conductive layer having a second predetermined thickness; and, said metallization structure thereby defining a power bus region with a thickness greater than the thickness of said interconnect lines wherein said first horizontally extending conductive layer is integral both to said interconnect lines and to said power bus region.

이 특허를 인용한 특허 (20)

Gambino Jeffrey P. ; Jaso Mark ; Wong Hing, Fabrication of interconnects with two different thicknesses.
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Efland Taylor R. ; Malhi Satwinder ; Smayling Michael C. ; Devore Joseph A. ; Teggatz Ross E. ; Morton Alec J., Method for current ballasting and busing over active device area using a multi-level conductor process.
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Chris W. Hill, Multi-layer dielectric and method of forming same.
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Hill, Chris W., Multi-layer dielectric and method of forming same.
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Greenberg, David Ross; Pekarik, John Joseph; Scholvin, Jorg, Multi-level interconnections for an integrated circuit chip.
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Greenberg,David Ross; Pekarik,John Joseph; Scholvin,Jorg, Multi-level interconnections for an integrated circuit chip.
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Lin, Mou-Shiung; Lee, Jin-Yuan, Post passivation interconnection schemes on top of IC chip.
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Lin, Mou-Shiung; Lee, Jin-Yuan, Post passivation interconnection schemes on top of IC chip.
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Lin, Mou-Shiung, Top layers of metal for high performance IC's.
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IPC	Description
A	생활필수품
A62	인명구조; 소방(사다리 E06C)
A62B	인명구조용의 기구, 장치 또는 방법(특히 의료용에 사용되는 밸브 A61M 39/00; 특히 물에서 쓰이는 인명구조 장치 또는 방법 B63C 9/00; 잠수장비 B63C 11/00; 특히 항공기에 쓰는 것, 예. 낙하산, 투출좌석 B64D; 특히 광산에서 쓰이는 구조장치 E21F 11/00)
A62B-1/08	.. 윈치 또는 풀리에 제동기구가 있는 것

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