[특허]Multiprocessor multifunction arbitration system with two levels of bus access including priority and normal requests

Multiprocessor multifunction arbitration system with two levels of bus access including priority and normal requests 원문보기

IPC분류정보
국가/구분	United States(US) Patent 등록
국제특허분류(IPC7판)	G06F-013/14
출원번호	US-0471904 (1990-01-29)
발명자 / 주소	Whittaker Bruce E. (Mission Viejo CA) Barajas Saul (Capistrano Beach CA) Watson Leland E. (Mission Viejo CA)
출원인 / 주소	Unisys Corporation (Blue Bell PA 02)
인용정보	피인용 횟수 : 23 인용 특허 : 0

초록 ▼

Arbitration and control circuitry for monitoring the two processors sharing a system bus to insure fair access to system resources and to sense error conditions which occur in order to hold access for the processor involved until the error condition is cleared. The arbitration circuitry provides for two levels of bus access requests where one level involves normal requests and a second level involves priority request which take precedence over normal requests.

대표청구항 ▼

A system for providing bus access arbitration and control for a least two processors sharing a common bus comprising: (a) a first processor means having bus access request lines and error notification lines connected to an arbiter logic means and including: (a1) connection means to a shared system bus; (b) a second processor means having bus access request lines and error notification lines connected to said arbiter logic means and including: (b1) connection means to said shared sytem bus; (c) shared system bus means for enabling connection of said processor means to system resource means; (d) said arbiter logic means for enabling access of said first or second processor means to said shared system bus means according to protocol implemented in a single programmable logic array unit, said protocol for setting two levels of bus access mechanisms wherein each first and each second level of bus access, functions, during moments of contention, to grant access to that processor which was least recently granted bus access, thus preventing monopoliztion of access by any one processor; said bus access mechanism including: (d1) first logic means to evaluate both said first level of normal bus-access requests and said second level or priority bus-access requests from said first and second processor means so as to grant bus access to that particular processor sending a priority bus-access request by generating a bus granted signal to the priority requesting processor means; (d2) second logic means for detecting an error signal from a system resource means and locking out, from bus access, the processor means which was not involved in the error cycle until the original accessing processor means has corrected the error.

이 특허를 인용한 특허 (23)

Dutton Drew J., Bus arbiter employing a transaction grading mechanism to dynamically vary arbitration priority.
상세보기
Gulick Dale E., Bus arbiter including aging factor counters to dynamically vary arbitration priority.
상세보기
Hewitt Larry D. ; Swanstrom Scott E., Bus arbiter including programmable request latency counters for varying arbitration priority.
상세보기
Hooks Douglas A. ; Dutton Drew J., Bus arbiter method and system.
상세보기
Michael Joseph Azevedo ; Brent Cameron Beardsley ; Bitwoded Okbay ; Carol Spanel ; Andrew Dale Walls, Bus hang prevention and recovery for data communication systems employing a shared bus interface with multiple bus masters.
상세보기
Dutton Drew J., Computer system including a plurality of real time peripheral devices having arbitration control feedback mechanisms.
상세보기
McFarland Harold L. (San Jose CA) Ho Allen P. (Fremont CA), Crossing transfers for maximizing the effective bandwidth in a dual-bus architecture.
상세보기
Feemster Ryan (Austin TX) Dettmer David (Austin TX), Device and method for interprocessor communication using mailboxes owned by processor devices.
상세보기
Vaccaro, Joseph S.; Collins, Michael P., Devices with arbitrated interface busses, and methods of their operation.
상세보기
Andrews Lawrence P. (Boca Raton FL) Arias Derrick (Coral Springs FL) Mandalia Baiju D. (Boca Raton FL) Ortega Oscar E. (Miami Beach FL) Sinibaldi John C. (Pompano Beach FL) Williams Kevin B. (North L, Direct memory access unit for transferring data between processor memories in multiprocessing systems.
상세보기
Linzmeier Daniel ; Kloker Kevin L., Fault tolerant serial arbitration system.
상세보기
Inoue, Hiroaki; Sakai, Junji; Abe, Tsuyoshi; Edahiro, Masato, Information communication device and program execution environment control method.
상세보기
Koguchi, Kazuhito, Livelock avoidance method.
상세보기
Horisaki, Yasunobu, Method and apparatus for arbitrating access.
상세보기
Kim,Jung Hyun, Method and apparatus for arbitrating common bus by using urgent channel.
상세보기
Biswas Sukalpa ; Bhattacharya Dipankar ; Williams Mark, Method and apparatus for arbitrating requests at two or more levels of priority using a single request line.
상세보기
Chaudhari,Sunil C.; Liu,Jonathan W.; Patel,Manan; Duresky,Nicholas E., Multilevel fair priority round robin arbiter.
상세보기
Sonoda Shingo,JPX, Portable computer which performs bus arbitration using a serial bus.
상세보기
Gehman Judy M., Priority arbiter with shifting sequential priority scheme.
상세보기
Asghar Saf ; Stewart Brett, Servo loop control apparatus having master processor to control the apparatus and second processor dedicated to specific.
상세보기
Asghar Saf (Austin TX) Stewart Brett (Austin TX), Servo system controlled by master and second processors through memory being accessed for read and write by processors i.
상세보기
Lee, Seok-Heon; Choi, Young-Joon; Kwon, Seok-Cheon; Lee, Jae Young, System boot using NAND flash memory and method thereof.
상세보기
Lambrecht J. Andrew ; Hartmann Alfred C., Variable latency and bandwidth communication pathways.
상세보기

내보내기 메뉴

내보내기 구분

파일저장
인쇄
메일전송

구성항목

기본정보
상세정보

관리번호, 국가코드, 자료구분, 상태, 출원번호, 출원일자, 공개번호, 공개일자, 등록번호, 등록일자, 발명명칭(한글), 발명명칭(영문), 출원인(한글), 출원인(영문), 출원인코드, 대표IPC

저장형식

Text(ASCII format)
Excel format
PIAS분석(.xls)

메일정보

받는사람 (필수): @
보내는사람 (선택): @
제목
내용: KISTI 검색결과 이메일 서비스

안내

총 건의 자료가 검색되었습니다.

다운받으실 자료의 인덱스를 입력하세요. (1-10,000)

검색결과의 순서대로 최대 10,000건 까지 다운로드가 가능합니다.

데이타가 많을 경우 속도가 느려질 수 있습니다.(최대 2~3분 소요)

다운로드 파일은 UTF-8 형태로 저장됩니다.
파일의 내용이 제대로 보이지 않을실 때는 웹브라우저 상단의 보기 -> 인코딩 -> 자동선택 여부를 확인하십시오.

Text(ASCII format)
Excel format

AI-Helper ※ AI-Helper는 을 사용합니다.

AI-Helper

안녕하세요, AI-Helper입니다. 좌측 "선택된 텍스트"에서 텍스트를 선택하여 요약, 번역, 용어설명을 실행하세요.
※ AI-Helper는 부적절한 답변을 할 수 있습니다.

IPC	Description
A	생활필수품
A62	인명구조; 소방(사다리 E06C)
A62B	인명구조용의 기구, 장치 또는 방법(특히 의료용에 사용되는 밸브 A61M 39/00; 특히 물에서 쓰이는 인명구조 장치 또는 방법 B63C 9/00; 잠수장비 B63C 11/00; 특히 항공기에 쓰는 것, 예. 낙하산, 투출좌석 B64D; 특히 광산에서 쓰이는 구조장치 E21F 11/00)
A62B-1/08	.. 윈치 또는 풀리에 제동기구가 있는 것

연합인증

Multiprocessor multifunction arbitration system with two levels of bus access including priority and normal requests 원문보기

초록 ▼

대표청구항 ▼

연구과제 타임라인

이 특허를 인용한 특허 (23)

관련 콘텐츠

특허 원문 보기

IPC 상위 출원인

AI-Helper ※ AI-Helper는 오픈소스 모델을 사용합니다.

선택된 텍스트

내보내기 구분	파일저장 인쇄 메일전송
구성항목	기본정보 상세정보 관리번호, 국가코드, 자료구분, 상태, 출원번호, 출원일자, 공개번호, 공개일자, 등록번호, 등록일자, 발명명칭(한글), 발명명칭(영문), 출원인(한글), 출원인(영문), 출원인코드, 대표IPC 관리번호, 국가코드, 자료구분, 상태, 출원번호, 출원일자, 공개번호, 공개일자, 공고번호, 공고일자, 등록번호, 등록일자, 발명명칭(한글), 발명명칭(영문), 출원인(한글), 출원인(영문), 출원인코드, 대표출원인, 출원인국적, 출원인주소, 발명자, 발명자E, 발명자코드, 발명자주소, 발명자 우편번호, 발명자국적, 대표IPC, IPC코드, 요약, 미국특허분류, 대리인주소, 대리인코드, 대리인(한글), 대리인(영문), 국제공개일자, 국제공개번호, 국제출원일자, 국제출원번호, 우선권, 우선권주장일, 우선권국가, 우선권출원번호, 원출원일자, 원출원번호, 지정국, Citing Patents, Cited Patents
저장형식	Text(ASCII format) Excel format PIAS분석(.xls)
메일정보	받는사람 (필수) @ 보내는사람 (선택) @ 제목 내용 KISTI 검색결과 이메일 서비스
안내	총 건의 자료가 검색되었습니다. 다운받으실 자료의 인덱스를 입력하세요. (1-10,000) 검색결과의 순서대로 최대 10,000건 까지 다운로드가 가능합니다. 데이타가 많을 경우 속도가 느려질 수 있습니다.(최대 2~3분 소요) 다운로드 파일은 UTF-8 형태로 저장됩니다. 파일의 내용이 제대로 보이지 않을실 때는 웹브라우저 상단의 보기 -> 인코딩 -> 자동선택 여부를 확인하십시오. ~ Text(ASCII format) Excel format

연합인증

Multiprocessor multifunction arbitration system with two levels of bus access including priority and normal requests 원문보기

초록 ▼

대표청구항 ▼

연구과제 타임라인

전체(0) 논문(0) 특허(0) 보고서(0)

전체(0) 논문(0) 특허(0) 보고서(0)

이 특허를 인용한 특허 (23)

관련 콘텐츠

특허 원문 보기

IPC 상위 출원인

AI-Helper ※ AI-Helper는 오픈소스 모델을 사용합니다.

선택된 텍스트