$\require{mediawiki-texvc}$

연합인증

연합인증 가입 기관의 연구자들은 소속기관의 인증정보(ID와 암호)를 이용해 다른 대학, 연구기관, 서비스 공급자의 다양한 온라인 자원과 연구 데이터를 이용할 수 있습니다.

이는 여행자가 자국에서 발행 받은 여권으로 세계 각국을 자유롭게 여행할 수 있는 것과 같습니다.

연합인증으로 이용이 가능한 서비스는 NTIS, DataON, Edison, Kafe, Webinar 등이 있습니다.

한번의 인증절차만으로 연합인증 가입 서비스에 추가 로그인 없이 이용이 가능합니다.

다만, 연합인증을 위해서는 최초 1회만 인증 절차가 필요합니다. (회원이 아닐 경우 회원 가입이 필요합니다.)

연합인증 절차는 다음과 같습니다.

최초이용시에는
ScienceON에 로그인 → 연합인증 서비스 접속 → 로그인 (본인 확인 또는 회원가입) → 서비스 이용

그 이후에는
ScienceON 로그인 → 연합인증 서비스 접속 → 서비스 이용

연합인증을 활용하시면 KISTI가 제공하는 다양한 서비스를 편리하게 이용하실 수 있습니다.

Resin molded type semiconductor device having a conductor film

국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-027/02
  • H01L-029/34
  • H01L-023/48
  • H01L-029/44
출원번호 US-0072405 (1993-06-07)
우선권정보 JP-0119817 (1980-09-01)
발명자 / 주소
  • Hara Yuji (Akishima JPX) Ito Satoru (Tokyo JPX) Toya Tatsuro (Tokyo JPX)
출원인 / 주소
  • Hitachi, Ltd. (Tokyo JPX 03)
인용정보 피인용 횟수 : 24  인용 특허 : 0

초록

A resin molded type semiconductor device has a metallic guard ring that is formed to cover the peripheral edge of the surface of a tetragonal semiconductor substrate. In order to prevent a passivation film on the guard ring from being cracked by stresses due to a resin mold package concentrating in

대표청구항

A semiconductor integrated circuit device comprising: (a) a substantially tetragonal semiconductor substrate having a major surface including a first peripheral edge and a second peripheral edge adjacent to said first peripheral edge to define a corner of said major surface of said substantially tet

이 특허를 인용한 특허 (24)

  1. Su,Chao Yuan; Tsao,Pei Haw; Lee,Hsin Hui; Huang,Chender; Hou,Shang Y.; Jeng,Shin Puu; Tsai,Hao Yi; Hu,Chenming, Apparatus and method for manufacturing a semiconductor wafer with reduced delamination and peeling.
  2. Su,Chao Yuan; Tsao,Pei Haw; Lee,Hsin Hui; Huang,Chender; Hou,Shang Y.; Jeng,Shin Puu; Tsai,Hao Yi; Hu,Chenming, Apparatus and method for manufacturing a semiconductor wafer with reduced delamination and peeling.
  3. Jeng, Shin-Puu; Hsu, Shih-Hsun, Die saw crack stopper.
  4. Thei, Kong-Beng; Cheng, Chung Long; Liu, Chung-Shi; Chuang, Harry-Hak-Lay; Wu, Shien-Yang; Chen, Shi-Bai, E-fuse structure design in electrical programmable redundancy for embedded memory circuit.
  5. Thei, Kong-Beng; Cheng, Chung Long; Liu, Chung-Shi; Chuang, Harry-Hak-Lay; Wu, Shien-Yang; Chen, Shi-Bai, E-fuse structure design in electrical programmable redundancy for embedded memory circuit.
  6. Lo Verde, Domenico; Bruno, Giuseppe, Electric connection structure for electronic power devices, and method of connection.
  7. Su, Chao-Yuan; Lin, Chung-Yi, Exclusion zone for stress-sensitive circuit design.
  8. Su, Chao-Yuan; Lin, Chung-Yi, Exclusion zone for stress-sensitive circuit design.
  9. Su, Chao-Yuan; Lin, Chung-Yi, Exclusion zone for stress-sensitive circuit design.
  10. Thei, Kong-Beng; Cheng, Chung Long; Liu, Chung-Shi; Chuang, Harry; Wu, Shien-Yang; Chen, Shi-Bai, Fuse structure.
  11. Chen, Hsien-Wei; Liu, Yu-Wen; Sheu, Jyh-Cherng; Tsai, Hao-Yi; Jeng, Shin-Puu; Yu, Chen-Hua; Hou, Shang-Yun, Heat spreader structures in scribe lines.
  12. Chuang,Harry; Wang,Chen Chia, Interconnect junction providing reduced current crowding and method of manufacturing same.
  13. Chuang, Harry, Localized slots for stress relieve in copper.
  14. Chuang,Harry, Localized slots for stress relieve in copper.
  15. Chuang,Harry, Localized slots for stress relieve in copper.
  16. Jeng, Shin-Puu; Chen, Hsien-Wei; Hou, Shang-Yun; Tsai, Hao-Yi; Wu, Anbiarshy N. F.; Liu, Yu-Wen, Protective seal ring for preventing die-saw induced stress.
  17. Yu, Chen-Hua; Jeng, Shin-Puu; Tsai, Hao-Yi; Hou, Shang-Yun; Chen, Hsien-Wei; Chiu, Ming-Yen, Scribe line metal structure.
  18. Jeng, Shin-Puu; Hsu, Shih-Hsun; Hou, Shang-Yun; Tsai, Hao-Yi; Yu, Chen-Hua, Seal ring structure with improved cracking protection.
  19. Jeng, Shin-Puu; Hsu, Shih-Hsun; Hou, Shang-Yun; Tsai, Hao-Yi; Yu, Chen-Hua, Seal ring structure with improved cracking protection and reduced problems.
  20. Park, Joo-Sung; Hong, Ae-Ran, Semiconductor devices including a topmost metal layer with at least one opening and their methods of fabrication.
  21. Obinata,Takayoshi, Semiconductor wafer, semiconductor device, method for manufacturing the semiconductor device, circuit board, and electronic apparatus.
  22. Skinner Harry G. ; Delaplane Neil C. ; Mahajan Ravi V. ; Starkston Robert ; Lii Mirng-ji ; Edsall Ron, Substrate for reducing electromagnetic interference and enclosure.
  23. Tsai, Hao-Yi; Tsai, Chia-Lun; Hou, Shang-Yun; Jeng, Shin-Puu; Hsu, Shih-Hsun; Hsu, Wei-Ti; Feng, Lin-Ko; Chen, Chun-Jen, Test line placement to improve die sawing quality.
  24. Tsai, Hao-Yi; Tsai, Chia-Lun; Hou, Shang-Yun; Jeng, Shin-Puu; Hsu, Shih-Hsun; Hsu, Wei-Ti; Feng, Lin-Ko; Chen, Chun-Jen, Test line placement to improve die sawing quality.
섹션별 컨텐츠 바로가기

AI-Helper ※ AI-Helper는 오픈소스 모델을 사용합니다.

AI-Helper
안녕하세요, AI-Helper입니다. 좌측 "선택된 텍스트"에서 텍스트를 선택하여 요약, 번역, 용어설명을 실행하세요.
※ AI-Helper는 부적절한 답변을 할 수 있습니다.

선택된 텍스트