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Method improving integrated circuit planarization during etchback

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01R-000/
  • H01R-004/64
출원번호 US-0161642 (1993-12-01)
발명자 / 주소
  • Pramanik Dipankar (Cupertino CA) Jain Vivek (Milpitas CA) Weling Milind (San Jose CA)
출원인 / 주소
  • VLSI Technology, Inc. (San Jose CA 02)
인용정보 피인용 횟수 : 25  인용 특허 : 0

초록

An integrated circuit fabrication method begins with semiconductor devices formed on a substrate. A patterned metal layer is deposited on the substrate to connect the semiconductor devices. A nitride layer is deposited over the metal layer and substrate. The nitride layer topography comprises hills

대표청구항

A method of manufacturing an integrated circuit, on a substrate, comprising the steps of: depositing a patterned metal layer on said substrate; and fabricating a dielectric cover over the patterned metal layer, comprising the steps of: depositing a nitride layer, absent sufficient oxygen to cause li

이 특허를 인용한 특허 (25)

  1. Yang, Tai-I; Wang, Yung-Chih; Chuang, Cheng-Chi; Wu, Chia-Tien; Lin, Tien-Lu, Combination interconnect structure and methods of forming same.
  2. Kalnitsky,Alex; Lin,Yih Shung, Enhanced planarization technique for an integrated circuit.
  3. Weigand Peter, Gapfill and planarization process for shallow trench isolation.
  4. Chou Chin-hao,TWX ; Yang Yu-Chen,TWX ; Hung Shing-Hsiang,TWX, In-situ pre-PECVD oxide deposition process for treating SOG.
  5. Harvey Ian, Integrated circuit device interconnection techniques.
  6. Jin Been Yih,TWX ; Yen Daniel L. W.,TWX ; Hwang Wen Yen,TWX ; Wang Ming Hong,TWX ; Wong Sheng Hsien,TWX ; Hwang Gino,TWX ; Chang Po Shen,TWX ; Liu Yu Tsai,TWX ; Chang Chung Chi,TWX ; Yang Ta Hung,TWX, Integrated circuit passivation process and structure.
  7. Wang Chin-Kun,TWX, Integration of spin-on gap filling dielectric with W-plug without outgassing.
  8. Homma Tetsuya,JPX, Method for fabricating a semiconductor device having multilevel interconnections.
  9. Yu Chen-Hua,TWX ; Cheng Yao-Yi,TWX, Method for fabricating passivation layers over metal lines.
  10. Hsiao Hsi-Mao,TWX ; Wei Wen-Shan,TWX ; Kuo Ming-Sheng,TWX ; Yu H. C.,TWX, Method for forming an inter-layer dielectric layer.
  11. Chen Hung-Sheng (San Jose CA) Nguyen Tim (Milpitas CA) Moberly Larry (Santa Clara CA) Teng Chih S. (San Jose CA), Method for forming contact openings in a multi-layer structure that reduces overetching of the top conductive structure.
  12. Lee Yu-Hua,TWX ; Wu James (Cheng-Ming),TWX, Method for improving chemical/mechanical polish uniformity over rough topography for semiconductor integrated circuits.
  13. Wang Chin-Kun (Shan-Chung TWX) Chang Cheng-Cheng (Chu-Dong TWX), Method for minimizing peeling at the surface of spin-on glasses.
  14. Zheng Jia Zhen,SGX ; Mike Guo Li Qi,SGX ; Xu Yi,SGX, Method for reducing microloading in an etchback of spin-on-glass or polymer.
  15. Tseng Horng-Huei,TWX, Method of eliminating dishing effect in polishing of dielectric film.
  16. Hsu Shih-Ying,TWX, Method of fabricating metal interconnect.
  17. Shih Hsueh-Hao,TWX ; Chiang Jing-Hua,TWX, Method of forming contact profile by improving TEOS/BPSG selectivity for manufacturing a semiconductor device.
  18. Hayashi Yoshihiro,JPX, Method of giving a substantially flat surface of a semiconductor device through a polishing operation.
  19. Hayashi Yoshihiro,JPX, Method of manufacturing a substantially flat surface of a semiconductor device through a polishing operation.
  20. Yei-Hsiung Lin TW; Chen-Bin Lin TW; Chin-Chun Huang TW, Method of manufacturing metallic interconnect.
  21. Yun-Hung Shen TW; Yu-Lun Lin TW, Method to reduce the metal TiN ARC damage in etching back process.
  22. Rhodes, Howard E., Passivation planarization.
  23. Rhodes,Howard E., Passivation planarization.
  24. Rhodes,Howard E., Passivation planarization.
  25. Oda Kouji,JPX ; Ohkura Seiji,JPX, Semiconductor device and a process for forming a protective insulating layer thereof.
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