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NTIS 바로가기국가/구분 | United States(US) Patent 등록 |
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국제특허분류(IPC7판) |
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출원번호 | US-0805776 (1991-12-12) |
우선권정보 | JP-0036264 (1991-03-01) |
발명자 / 주소 |
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출원인 / 주소 |
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인용정보 | 피인용 횟수 : 42 인용 특허 : 0 |
Source operand data supplied from a register file are held in registers. The data of the registers and load data from a data memory are bypassed and supplied to a selection circuit. An execution stage includes an arithmetic and logic unit for performing an operation on the source operand data and a
A pipeline processing apparatus including a plurality of registers and a data memory, comprising: memory access means for accessing the data memory to read data therefrom in response to a load instruction; register access means responsive to an operation instruction for reading out data to be proces
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