$\require{mediawiki-texvc}$

연합인증

연합인증 가입 기관의 연구자들은 소속기관의 인증정보(ID와 암호)를 이용해 다른 대학, 연구기관, 서비스 공급자의 다양한 온라인 자원과 연구 데이터를 이용할 수 있습니다.

이는 여행자가 자국에서 발행 받은 여권으로 세계 각국을 자유롭게 여행할 수 있는 것과 같습니다.

연합인증으로 이용이 가능한 서비스는 NTIS, DataON, Edison, Kafe, Webinar 등이 있습니다.

한번의 인증절차만으로 연합인증 가입 서비스에 추가 로그인 없이 이용이 가능합니다.

다만, 연합인증을 위해서는 최초 1회만 인증 절차가 필요합니다. (회원이 아닐 경우 회원 가입이 필요합니다.)

연합인증 절차는 다음과 같습니다.

최초이용시에는
ScienceON에 로그인 → 연합인증 서비스 접속 → 로그인 (본인 확인 또는 회원가입) → 서비스 이용

그 이후에는
ScienceON 로그인 → 연합인증 서비스 접속 → 서비스 이용

연합인증을 활용하시면 KISTI가 제공하는 다양한 서비스를 편리하게 이용하실 수 있습니다.

Method for fabricating a semiconductor device 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-029/49
출원번호 US-0284862 (1994-08-02)
우선권정보 KR-0000425 (1994-01-12)
발명자 / 주소
  • Jun Young K. (Seoul KRX)
출원인 / 주소
  • Goldstar Electron Co., Ltd. (Chungcheongbuk KRX 03)
인용정보 피인용 횟수 : 17  인용 특허 : 0

초록

A method for the fabrication of semiconductor device includes the steps of forming a first wiring layer on an insulating film overlaying a semiconductor substrate, depositing an interlayer insulating film entirely on the first wiring layer, etching the interlayer insulating film selectively to form

대표청구항

A method for fabricating a semiconductor device, the method comprising the steps of: providing an insulating film over a semiconductor substrate; forming a first wiring layer on the insulating film; depositing an interlayer insulating film on the entirety of said first wiring layer; etching said int

이 특허를 인용한 특허 (17)

  1. Ku Tzu-Kun,TWX, CVD titanium silicide for contract hole plugs.
  2. Lee, Jin-Yuan; Lin, Mou-Shiung; Huang, Ching-Cheng, Chip structure and process for forming the same.
  3. Lee, Jin-Yuan; Lin, Mou-Shiung; Huang, Ching-Cheng, Chip structure and process for forming the same.
  4. Lee,Jin Yuan; Lin,Mou Shiung; Huang,Ching Cheng, Chip structure and process for forming the same.
  5. Lin,Mou Shiung; Lee,Jin Yuan; Huang,Ching Cheng, Chip structure and process for forming the same.
  6. DeSilva Melvin Joseph, Low temperature aluminum reflow for multilevel metallization.
  7. deSilva Melvin Joseph, Low temperature aluminum reflow for multilevel metallization.
  8. Xu Zheng (Foster City CA) Yao Tse-Yong (Sunnyvale CA) Kieu Hoa (Sunnyvale CA) Aranovich Julio (Palo Alto CA), Method of filling of contact openings and vias by self-extrusion of overlying compressively stressed matal layer.
  9. Eimori Takahisa,JPX ; Kimura Hiroshi,JPX, Semiconductor device and manufacturing process thereof.
  10. Eimori, Takahisa; Kimura, Hiroshi, Semiconductor device and manufacturing process thereof.
  11. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  12. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  13. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  14. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  15. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  16. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  17. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
섹션별 컨텐츠 바로가기

AI-Helper ※ AI-Helper는 오픈소스 모델을 사용합니다.

AI-Helper 아이콘
AI-Helper
안녕하세요, AI-Helper입니다. 좌측 "선택된 텍스트"에서 텍스트를 선택하여 요약, 번역, 용어설명을 실행하세요.
※ AI-Helper는 부적절한 답변을 할 수 있습니다.

선택된 텍스트

맨위로