[특허]Frame rate conversion with asynchronous pixel clocks

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IPC분류정보
국가/구분	United States(US) Patent 등록
국제특허분류(IPC7판)	H04N-007/01 H04N-009/64
출원번호	US-0221433 (1994-03-31)
발명자 / 주소	Foster Bradly J. (Ft. Collins CO) Hodge David J. (Loveland CO) Kommrusch Steven J. (Ft. Collins CO)
출원인 / 주소	Hewlett-Packard Company (Palo Alto CA 02)
인용정보	피인용 횟수 : 29 인용 특허 : 0

초록 ▼

A frame rate conversion system synchronizes data transfers to and from a VRAM frame buffer which are concurrent, continuous, and asynchronous. The system comprises a frame buffer having a split memory for communicating data to a split output shift register. A frame buffer control supervises writing operations to the split memory at a first frame rate. A display control supervises reading operations from the shift register at a second frame rate which is slower than the first frame rate. The frame buffer control and the display control communicate control signals through double synchronizers. The display control has a counter for counting frames of data which have been read from the VRAM frame buffer. The display control prevents the writing of a frame into the split memory after a particular number of frames has been counted so as to prevent the frame buffer control from writing over and destroying existing data which has not yet been read from the split memory by the display control. Moreover, the display control synchronizes the writing and reading operations by the frame buffer control and the display control, respectively, each time that a frame has been skipped. Furthermore, the frame buffer control causes the VRAM frame buffer to transfer data from the split memory to the shift register when the horizontal blank is deasserted within the incoming analog video signal.

대표청구항 ▼

A system for synchronizing data transfers to and from a video frame buffer which are asynchronous, concurrent, and each continuous, the system comprising: the frame buffer for storing a frame of pixel data, said frame buffer having a split memory for communicating the pixel data to a split output shift register; a frame buffer control means for controlling writing operations of incoming pixel data to the split memory at a first frame rate; and a display control means for controlling reading operations of the pixel data from the output shift register at a second frame rate which is slower than said first frame rate, said display control means for counting frames of the pixel data read from said split output shift register, said display control means for aligning in time initiation of said writing and reading operations after a particular number of said frames has been counted, said display control means for preventing said writing operations during a frame after said alignment so as to prevent said frame buffer control means from writing over and destroying existing pixel data which has not yet been read from said split memory.

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