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특허 상세정보

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Gated thyristor and process for its simultaneous fabrication with high- and low-voltage semiconductor devices, integrate

특허상세정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판) H03K-017/68    H03K-017/60   
미국특허분류(USC) 327/438 ; 327/428 ; 327/429 ; 327/439
출원번호 US-0151612 (1993-11-12)
발명자 / 주소
출원인 / 주소
인용정보 피인용 횟수 : 15  인용 특허 : 0
초록
▼

An integrated process is shown for the fabrication of one or more of the following devices: (n-) and (p-) channel low-voltage field-effect logic transistors (556/403); (n-) and (p-) channel high-voltage insulated-gate field-effect transistors (557, 405) for the gating of an EEPROM memory array or the like; a Fowler-Nordheim tunneling EEPROM cell (558); (n-) and (p-) channel drain-extended insulated-gate field-effect transistors (407, 560); vertical and lateral annular DMOS transistors (409, 561); a Schottky diode (411); and a FAMOS EPROM cell (562). A “n...

대표
청구항
▼

A thyristor circuit, comprising: a first bipolar transistor having a base and a collector, a first voltage supply, a second voltage supply substantially different from said first voltage supply, an emitter of said first bipolar transistor coupled to said first voltage supply, a base-emitter junction of said first bipolar transistor having a first resistance value and first conductance value; a second bipolar transistor having an emitter-collector current carrier type opposite that of said first bipolar transistor, a collector of said second bipolar trans...

이 특허를 인용한 특허 피인용횟수: 15

  1. Donald C. Mayer ; Jon V. Osborn ; Siegfried W. Janson ; Peter D. Fuqua. Addressable diode isolated thin film array. USP2002086437640.
  2. Donald C. Mayer ; Jon V. Osborn ; Siegfried W. Janson ; Peter D. Fuqua. Addressable diode isolated thin film cell array. USP2002116483368.
  3. Xu, Yanzhong; Watt, Jeffrey T.. Apparatus for memory with improved performance and associated methods. USP2014018630113.
  4. Huang,Chin; Hintzman,Jeff; Weaver,James; Chen,Zhizhang. Creating high voltage FETs with low voltage process. USP2009027491595.
  5. Andrew Marshall ; Joseph A. Devore ; Ross E. Teggatz ; Wayne T. Chen ; Ricky D. Jordanger. EEPROM cell using conventional process steps. USP2002046373094.
  6. Tsai, Chia-Ku; Tsai, Fu-Yi; Peng, Yan-Hua. ESD protection circuit. USP2014058730634.
  7. Mokhlesi,Nima; Lutze,Jeffrey. Fabricating logic and memory elements using multiple gate layers. USP2008097425744.
  8. Weaver, James; Wang, S. Jonathan; Chen, John; Bengali, Sadiq; Enciso, Edward; Cooney, Tom. Integrating high-voltage CMOS devices with low-voltage CMOS. USP2010087781843.
  9. Liu,James; Hsieh,Jimmy; Jang,Sheng Lyang; Lu,Hsueh Ming. Latch-up-free ESD protection circuit using SCR. USP2006097102864.
  10. O, Kenneth K.; Huang, Feng-Jung. Metal-semiconductor diode clamped complementary field effect transistor integrated circuits. USP2004016683362.
  11. Sicard, Thierry; Macary, Veronique C.. Semiconductor device and method for protecting such device from a reversed drain voltage. USP2003126667500.
  12. Thierry Sicard FR; Veronique C. Macary. Semiconductor device and method for protecting such device from a reversed drain voltage. USP2002076413806.
  13. Mokhlesi,Nima; Lutze,Jeffrey. Technique for fabricating logic elements using multiple gate layers. USP2007097265423.
  14. Mokhlesi,Nima; Lutze,Jeffrey. Technique for fabricating logic elements using multiple gate layers. USP2006067064034.
  15. Heurtier, Jerome; Menard, Samuel. Voltage supply interface circuit. USP2009127636006.

IPC 상위 출원인