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Method to prevent latch-up and improve breakdown volatge in SOI mosfets 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-021/86
출원번호 US-0304639 (1994-09-12)
발명자 / 주소
  • Brady Frederick T. (Chantilly VA) Haddad Nadim F. (Oakton VA) Edenfeld Arthur (Middlebrook VA)
출원인 / 주소
  • Loral Federal Systems Company (McLean VA 02)
인용정보 피인용 횟수 : 23  인용 특허 : 0

초록

SOI (silicon-on-insulator) technology has been touted as a promising approach for fabricating advanced integrated circuits because of its advantage over bulk silicon circuits such as faster speed and improved radiation tolerance. One drawback to SOI is that parasitic bipolar induced latch-up/breakdo

대표청구항

A method of fabricating silicon-on-insulator (SOI) MOSFET integrated circuits having reduced parasitic latch-up and increased breakdown voltage comprising the steps of: a) providing a silicon-on-insulator substrate; b) growing an oxide layer on said substrate; c) blanket implanting the substrate wit

이 특허를 인용한 특허 (23)

  1. Srinath Krishnan ; Witold P. Maszara ; Matthew S. Buynoski, Argon implantation after silicidation for improved floating-body effects.
  2. Kartal, Veli; Schulze, Hans-Joachim, Body of a semiconductor material with a reduced mean free path length.
  3. Banerjee Sanjay ; Batra Shubneesh, Bottom-gated thin film transistors comprising germanium in a channel region.
  4. Bae, Geum-jong; Choe, Tae-hee; Kim, Sang-su; Rhee, Hwa-sung; Lee, Nae-in; Lee, Kyung-wook, CMOS integrated circuit devices and substrates having buried silicon germanium layers therein and method of forming same.
  5. Bae, Geum-jong; Choe, Tae-hee; Kim, Sang-su; Rhee, Hwa-sung; Lee, Nae-in; Lee, Kyung-wook, CMOS integrated circuit devices and substrates having buried silicon germanium layers therein and methods of forming same.
  6. Bae, Geum-jong; Choe, Tae-hee; Kim, Sang-su; Rhee, Hwa-sung; Lee, Nae-in; Lee, Kyung-wook, CMOS integrated circuit devices and substrates having unstrained silicon active layers.
  7. Rouse, Mark W.; Walker, Andrew; Brophy, Brenor; Murray, Kenelm, ESD structure having an improved noise immunity in CMOS and BICMOS semiconductor devices.
  8. Brady, Frederick T.; Maimon, Jon, Elimination of narrow device width effects in complementary metal oxide semiconductor (CMOS) devices.
  9. Blanchard Richard A., Fully-dielectric-isolated FET technology.
  10. Blanchard Richard A., Fully-dielectric-isolated FET technology.
  11. Emi Ishida, Gate formation method for reduced poly-depletion and boron penetration.
  12. Hsu Sheng Teng, Method for manufacturing a CMOS self-aligned strapped interconnection.
  13. Pramanick Shekhar ; Ivanov Igor C., Method of forming shallow junctions by entrapment of interstitial atoms.
  14. Blanchard Richard A., Method of making a fully-dielectric-isolated fet.
  15. Banerjee Sanjay, Method of making thin film transistors.
  16. Youji Kawasaki JP; Taketo Takahashi JP; Takashi Murakami JP, Method of manufacturing semiconductor device.
  17. Bae,Geum jong; Choe,Tae hee; Kim,Sang su; Rhee,Hwa sung; Lee,Nae in; Lee,Kyung wook, Methods of forming CMOS integrated circuit devices and substrates having buried silicon germanium layers therein.
  18. Botula, Alan B.; Clark, Jr., William F.; Phelps, Richard A.; Rainey, BethAnn; Shi, Yun; Slinkman, James A., Noble gas implantation region in top silicon layer of semiconductor-on-insulator substrate.
  19. Ju,Dong Hyuk; En,William G.; Krishnan,Srinath; An,Xilin Judy, SOI device with structure for enhancing carrier recombination and method of fabricating same.
  20. En, William George; Krishnan, Srinath; An, Judy Xilin, Self-aligned floating body control for SOI device through leakage enhanced buried oxide.
  21. Adan, Alberto O., Semiconductor device of SOI structure.
  22. Jennings Dean, Silicon on insulator process with recovery of a device layer from an etch stop layer.
  23. Banerjee Sanjay ; Batra Shubneesh, Thin film transistor constructions with polycrystalline silicon-germanium alloy doped with carbon in the channel region.
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