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Highly-planar interlayer dielectric thin films in integrated circuits 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-023/58
  • H01L-023/48
출원번호 US-0468282 (1995-06-06)
우선권정보 EP-0830167 (1994-04-12)
발명자 / 주소
  • Losavio Aldo (Bergamo ITX) Bacchetta Maurizio (Cologno Monzese ITX)
출원인 / 주소
  • SGS-Thomson Microelectronics S.r.l. (Agrate Brianza ITX 03)
인용정보 피인용 횟수 : 19  인용 특허 : 5

초록

A planarization process for the manufacturing of highly-planar interlayer dielectric thin films in integrated circuits, particularly in non-volatile semiconductor memory devices, comprises the steps of: forming a first barrier layer over a semiconductor substrate wherein integrated devices have been

대표청구항

An integrated circuit comprising a silicon substrate wherein electronic devices are obtained, comprising first-level electrical interconnection lines over said substrate and second-level electrical interconnection lines, the first-level and second-level electrical interconnection lines being separat

이 특허에 인용된 특허 (5)

  1. Schnable George L. (Montgomery County PA), Dielectric layers in multilayer refractory metallization structure.
  2. Pronko Peter P. (Kettering OH), High energy ion implanted silicon on insulator structure.
  3. Kobayashi Migaku (Tokyo JPX), Semiconductor device and production method thereof.
  4. Okuyama Yasushi (Tokyo JPX) Saitoh Manzoh (Tokyo JPX), Semiconductor device having improved multi-layer structure of insulating film and conductive film.
  5. Kazuo Terada (Tokyo JPX), Semiconductor memory cell having high density structure.

이 특허를 인용한 특허 (19)

  1. Jiang, Chun; Mehta, Sunil D., EEPROM device having improved data retention and process for fabricating the device.
  2. Wollesen Donald L., Low capacitance interconnection.
  3. Wollesen Donald L., Low capacitance interconnection.
  4. Hui, Angela T.; Pham, Tuan Duc; Huang, Richard J.; Ramsbey, Mark T.; You, Lu, Method and system for reducing charge gain and charge loss in interlayer dielectric formation.
  5. Yiu Ho-Yin,TWX ; Wu Lin-June,TWX ; Chen Bor-Cheng,TWX ; Horng J. H.,TWX, Method for fabricating a stress buffered bond pad.
  6. Syoji Yoh JP, Method for manufacturing a semiconductor device with a dual interlayer insulator film of borophosphosilicate glass to prevent diffusion of phosphorus.
  7. Sandhu, Gurtej S.; Roberts, Ceredig, Method of making straight wall containers and the resultant containers.
  8. Saito Satoshi,JPX ; Harazono Toyohiro,JPX, Semiconductor device and method of fabricating the same.
  9. Gardner Mark I. ; Sun Sey Ping ; Kadosh Daniel, Semiconductor device with a graded passivation layer.
  10. Tottori Isao,JPX, Semiconductor device with improved planarization properties.
  11. Yu Chen-Hua,TWX ; Jang Syun-Ming,TWX, Shallow trench isolation process employing a BPSG trench fill.
  12. Yiu Ho-Yin,HKX ; Wu Lin-June,TWX ; Chen Bor-Cheng,TWX ; Horng Jan-Her,TWX, Stress buffered bond pad and method of making.
  13. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  14. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  15. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  16. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  17. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  18. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  19. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
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