최소 단어 이상 선택하여야 합니다.
최대 10 단어까지만 선택 가능합니다.
다음과 같은 기능을 한번의 로그인으로 사용 할 수 있습니다.
NTIS 바로가기국가/구분 | United States(US) Patent 등록 |
---|---|
국제특허분류(IPC7판) |
|
출원번호 | US-0798848 (1997-02-12) |
발명자 / 주소 |
|
출원인 / 주소 |
|
인용정보 | 피인용 횟수 : 18 인용 특허 : 5 |
A test circuit and method for a semiconductor memory array such as a dynamic random access memory (DRAM) or static random access memory (SRAM) array that reduces the required testing time. A row of memory cells is concurrently written to a logic level, then read. Any faulty memory cells will dischar
A semiconductor memory, comprising: a plurality of memory cells, each memory cell addressable by a row address and a column address; a plurality of word lines providing row addressing to the plurality of memory cells; a plurality of bit lines providing column addressing to the plurality of memory ce
※ AI-Helper는 부적절한 답변을 할 수 있습니다.