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Fabrication process of semiconductor device

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-021/31
출원번호 US-0693562 (1996-08-07)
우선권정보 JP-0170472 (1994-06-30)
발명자 / 주소
  • Kodama Noriyuki,JPX
출원인 / 주소
  • NEC Corporation, JPX
대리인 / 주소
    Sughrue, Mion, Zinn, Macpeak & Seas, PLLC
인용정보 피인용 횟수 : 19  인용 특허 : 6

초록

With forming an element isolation oxide layer on p-well in a thickness of 3500 .ANG., n-type MOS transistor with a gate electrode and source and drain regions are fabricated. Thereafter, an oxide layer is deposited by an atmospheric pressure chemical vapor deposition. Subsequently, with taking TEOS

대표청구항

[ What is claimed is:] [1.] A fabrication process of a semiconductor device comprising the steps of:forming an insulation layer primarily of silicon oxide by way of low pressure chemical vapor deposition method using an organic type gas as a source gas; andperforming a heat treatment at a temperatur

이 특허에 인용된 특허 (6)

  1. Giridhar Ragupathy V. (San Jose CA) Freiberger Philip E. (Santa Clara CA) Kaiser Brian A. (Redwood City CA) Lin Yi-Ching (Sunnyvale CA), Anneal to decrease moisture absorbance of intermetal dielectrics.
  2. Gualandris Fabio (Bergamo ITX) Masini Luisa (Milan ITX), Dielectric layer of first interconnection for electronic semiconductor devices.
  3. Thakur Randir P. S. (Boise ID) Gonzalez Fernando (Boise ID), Method for optimizing thermal budgets in fabricating semiconductors.
  4. Ikeda Yujiro (Ikoma JPX), Process for forming contacts.
  5. Monkowski Joseph R. (Danville CA) Logan Mark A. (Leucadia CA) Wright Lloyd F. (Carlsbad CA), Simultaneous glass deposition and viscoelastic flow process.
  6. Liu Charles C. (Mt. View CA) Nauka Krzysztof (Mt. View CA), Suppression of water vapor absorption in glass encapsulation.

이 특허를 인용한 특허 (19)

  1. Weimer,Ronald A.; Moore,John T., Anti-reflective coating doped with carbon for use in integrated circuit technology and method of formation.
  2. Fenigstein, Amos; Roizin, Yakov; Strum, Avi, Back-end processing using low-moisture content oxide cap layer.
  3. Ronald A. Weimer ; John T. Moore, Films doped with carbon for use in integrated circuit technology.
  4. Weimer Ronald A. ; Moore John T., Films doped with carbon for use in integrated circuit technology.
  5. Weimer, Ronald A.; Moore, John T., Films doped with carbon for use in integrated circuit technology.
  6. Weimer, Ronald A.; Moore, John T., Films doped with carbon for use in integrated circuit technology.
  7. Gutman, Micha; Roizin, Yakov; Parag, Allon; Dayan, Vladislav, Floating gate NVM with low-moisture-content oxide cap layer.
  8. Nickel, Alexander; You, Lu; Tokuno, Hirokazu; Tran, Minh; Ngo, Minh Van; Pham, Hieu; Wilson, Erik; Huertas, Robert, Gap-filling with uniform properties.
  9. Nickel, Alexander; You, Lu; Tokuno, Hirokazu; Tran, Minh; Van Ngo, Minh; Pham, Hieu; Wilson, Erik; Huertas, Robert, Gap-filling with uniform properties.
  10. Matsuoka, Takeru; Yamashita, Takashi; Kamoshima, Takao, Method and apparatus for manufacturing semiconductor device.
  11. Iyer, Ravi; Thakur, Randhir P. S.; Rhodes, Howard E., Method and apparatus for reducing fixed charge in semiconductor device layers.
  12. Iyer, Ravi; Thakur, Randhir P. S.; Rhodes, Howard E., Method and apparatus for reducing fixed charge in semiconductor device layers.
  13. Ravi Iyer ; Randhir P. S. Thakur ; Howard E. Rhodes, Method and apparatus for reducing fixed charge in semiconductor device layers.
  14. Chang, Edward Y.; Lee, Huang-Ming, Method for fabricating nanometer gate in semiconductor device using thermally reflowed resist technology.
  15. Lan Shih-Ming,TWX ; Liu Chun-Liang,TWX ; Lin Andrew,TWX ; Meng Hsien-Liang,TWX, Method for forming an insulating film.
  16. Kido,Shusaku, Method for removing patterned layer from lower layer through reflow.
  17. Basceri,Cem; Sandhu,Gurtej S., Methods of forming capacitors.
  18. Basceri,Cem; Sandhu,Gurtej S., Methods of forming integrated circuitry.
  19. Barsan Radu ; Lin Jonathan ; Mehta Sunil, Use of borophosphorous tetraethyl orthosilicate (BPTEOS) to improve isolation in a transistor array.
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