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Clock frequency synthesis using delay-locked loop 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H03K-005/13
  • H03K-051/59
출원번호 US-0921420 (1997-08-29)
발명자 / 주소
  • Hsu Chuan-Ding Arthur
출원인 / 주소
  • Cypress Semiconductor Corp.
대리인 / 주소
    Maiorana & Acosta, P.C.
인용정보 피인용 횟수 : 22  인용 특허 : 5

초록 ▼

A circuit for synthesizing, from a first signal having a first frequency, a second signal having a second frequency. This synthesis includes using a delay locked loop in combination with a minimal amount of logic circuitry to generate a synthesized output signal which is completely deterministic and

대표청구항 ▼

[ I claim:] [1.] A circuit for generating an output signal having a second frequency from an input signal having a first frequency comprising:means for generating a plurality of replica signals in response to said input signal, each of said plurality of replica signals having said first frequency an

이 특허에 인용된 특허 (5)

  1. Leonowich Robert H. (Temple PA), Delay locked loop based clock synthesizer using a dynamically adjustable number of delay elements therein.
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  2. Miki Yasuhiko (Tokyo JPX), Digital signal delay circuit.
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  3. Goldenberg Yoav (Kiryat Haim CA ILX) Gur Shimon (San Diego CA), Signal controlled phase shifter.
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  4. Corso Anthony B. (Cincinnati OH), Slide wire device simulator circuit and method.
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  5. Okayasu Toshiyuki (Kurihashi JPX), Timing signal generation circuit.
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이 특허를 인용한 특허 (22)

  1. Zepp Stanley R., Adjustable phase clock circuit using the same and related methods.
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  2. Logue, John D.; Ching, Alvin Y.; Lu, Wei Guang, Automatic tap delay calibration for precise digital phase shift.
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  3. Saint-Laurent, Martin; Andreev, Boris Dimitrov; Bassett, Paul, Circuit device and method of measuring clock jitter.
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  4. Prabakaran, Vijay G., Clock synthesis.
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  5. Dasgupta Uday,SGX, Clock waveform synthesizer.
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  6. Tsukikawa, Yasuhiko, Configuration for generating a clock including a delay circuit and method thereof.
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  7. Schenck Stephen R. ; Andresen Bernhard H., Digital phase lock loop.
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  8. Stephen R. Schenck ; Bernhard H. Andresen, Digital phase lock loop.
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  9. Stephen R. Schenck ; Bernhard H. Andresen, Digital phase lock loop.
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  10. Percey,Andrew K.; Logue,John D.; Goetting,F. Erich; Hyland,Paul G., Digital spread spectrum circuitry.
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  11. Tomita, Takashi, Display panel driving device having plural driver chips responsive to clock signal with stable duty ratio.
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  12. Mar Monte F., Fractional synthesis scheme for generating periodic signals.
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  13. Sasaki Takeshi,JPX ; Shimizu Kan,JPX, Liquid crystal display device.
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  14. Wakayama, Myles; Jantzi, Stephen A.; Kim, Kwang Young; Cheung, Yee Ling "Felix"; Tong, Ka Wai, Low jitter high phase resolution PLL-based timing recovery system.
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  15. Wakayama, Myles; Jantzi, Stephen A.; Kim, Kwang Young; Cheung, Yee Ling Felix; Tong, Ka Wai, Low jitter high phase resolution PLL-based timing recovery system.
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  16. Stephen Kenneth Sunter CA; Aubin P. J. Roy CA, Method and circuit for built in self test of phase locked loops.
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  17. Kelly,William R.; Moy,Victor, Multi-channel synchronization architecture.
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  18. Alberth, Jr., William; Klomsdorf, Armin; Stengel, Robert, Radio transceiver architectures and methods.
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  19. Eto Satoshi,JPX ; Taguchi Masao,JPX, Semiconductor device capable of selecting operation mode based on clock frequency.
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  20. L체tkemeyer,Christian, Supply tracking clock multiplier.
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  21. L？tkemeyer,Christian, Supply tracking clock multiplier.
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  22. Logue,John D.; Percey,Andrew K.; Goetting,F. Erich, Synchronized multi-output digital clock manager.
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