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Optimized power output clamping structure 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H03K-005/08
출원번호 US-0739375 (1996-10-29)
발명자 / 주소
  • Teggatz Ross E.
  • Devore Joseph A.
  • Buss Kenneth G.
  • Schmidt Thomas A.
  • Efland Taylor R.
  • Kwan Stephen C.
출원인 / 주소
  • Texas Instruments Incorporated
대리인 / 주소
    Stewart
인용정보 피인용 횟수 : 13  인용 특허 : 4

초록

An optimized power output clamping structure, includes a power output transistor having a first breakdown voltage and a breakdown structure having a second breakdown voltage coupled to the power output transistor. The second breakdown voltage is less than the first breakdown voltage and follows the

대표청구항

[ What is claimed is:] [1.] An optimized output clamping structure, comprising:a output transistor having a first breakdown voltage;a breakdown transistor having a substantially similar structural device layout as the output transistor, but modified slightly to ensure a breakdown voltage lower than

이 특허에 인용된 특허 (4)

  1. Bator Philip M. (Farmington MI) Eccleston Rex J. (Karben DEX) Rutkowski David J. (Grosse Ile MI), Active clamp circuit with immunity to zener diode microplasmic noise.
  2. Le Roux Grard (La Tronche FRX) Barou Michel (Voreppe FRX), Circuit for controlling a power MOS transistor on an inductive load.
  3. Preslar Donald R. (264 Kingbird Ct. Three Bridges NJ 08887) Giordano Raymond L. (219 Thatcher Hill Rd. Flemington NJ 08822), Inductive load dump circuit.
  4. Topp Rainer (Reutlingen DEX) Uebele Manfred (Reutlingen DEX), Monolithically integrated MOS output-stage component with overload-protection means.

이 특허를 인용한 특허 (13)

  1. Lui, Sik K., Active clamp protection circuit for power semiconductor device for high frequency switching.
  2. Duryea, Timothy P., Clamp for controlling current discharge.
  3. Sankaralingam, Rajkumar; Appaswamy, Aravind, Compact ESD bootstrap clamp.
  4. Masahiro Kitagawa JP; Junichi Nagata JP, Electrical load driving circuit with protection.
  5. Sneed, James; Fink, Rainer; Ochoa, James, Electronic water line tracer.
  6. Petruzzello, John; Letavic, Theodore James; Simpson, Mark, HV-SOI LDMOS device with integrated diode to improve reliability and avalanche ruggedness.
  7. Cooper Chris ; Frank Katherine ; Baldwin David, High current drain-to-gate clamp/gate-to-source clamp for external power MOS transistors.
  8. Barrenscheen, Jens; Mauder, Anton, Integrated circuit comprising a clamping structure and method of adjusting a threshold voltage of a clamping transistor.
  9. Chin-Yu Tsai TW; Taylor R. Efland ; Sameer Pendharkar ; John P. Erdeljac ; Jozef Mitros ; Jeffrey P. Smith ; Louis N. Hutter, LDMOS power device with oversized dwell.
  10. Hastings, Roy Alan, Low-current compliance stack using nondeterministically biased Zener strings.
  11. Sasaki, Katsuhito, Method of manufacturing lateral double-diffused metal oxide semiconductor device.
  12. Huang, Yen-Chung; Hsia, Chin, Output stage circuit.
  13. Arndt, Christian; Graf, Alfons, Vehicle on-board electric power system.
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