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Semiconductor device having aluminum interconnection and method of manufacturing the same 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-023/48
  • H01L-023/52
출원번호 US-0730598 (1996-10-15)
우선권정보 JP-0268172 (1995-10-17)
발명자 / 주소
  • Kusuyama Koichi,JPX
출원인 / 주소
  • Nissan Motor Co., Ltd., JPX
대리인 / 주소
    Foley & Lardner
인용정보 피인용 횟수 : 28  인용 특허 : 8

초록 ▼

A semiconductor device and a method of manufacturing the same are provided which comprises a metal interconnection consisting of a titanium-aluminum film with (111) orientation formed on a semiconductor substrate via an insulating film, and an aluminum film or an aluminum alloy film with (111) orien

대표청구항 ▼

[ What is claimed is:] [1.] A semiconductor device having a substrate, an insulating film on the substrate and an interconnection disposed on the insulating film, said interconnection comprising:(a) a titanium-aluminum film with (111) orientation disposed on the insulating film; and(b) an epitaxiall

이 특허에 인용된 특허 (8)

  1. Kubokoya Ryoichi (Anjo JPX) Higuchi Yasushi (Kariya JPX) Kawamoto Kazunori (Anjo JPX), Aluminum alloy line resistive to stress migration formed in semiconductor integrated circuit.
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  2. Ogawa Toshio (Iwata JPX), Ferroelectric thin film element with (111) orientation.
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  3. Maeda Keiichi (Kanagawa JPX), Interconnect for semiconductor devices and method for fabricating same.
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  4. Howard James Kent (Fishkill NY) Ho Paul Siu-Chung (Mahopac NY), Intermetallic compound layer in thin films for improved electromigration resistance.
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  5. Lee Pei-Ing Paul (Lagrangeville NY) Vollmer Bernd (Wappingers Falls NY) Restaino Darryl (Modena NY) Klaasen Bill (Underhills VT), Metal interconnect structure for an integrated circuit with improved electromigration reliability.
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  6. Hasunuma Masahiko (Yokohama JPX) Kaneko Hisashi (Fujisawa JPX) Sawabe Atsuhito (Yokosuka JPX) Kawanoue Takashi (Yokohama JPX) Kohanawa Yoshiko (Yokohama JPX) Komatsu Shuichi (Yokohama JPX), Semiconductor device and method of manufacturing such semiconductor device.
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  7. Sheng Tan T. (Berkeley Heights NJ) Sinha Ashok K. (New Providence NJ) Vaidya Sheila (New Providence NJ), Solid state device with conductors having chain-shaped grain structure.
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  8. Nulman Jaim (Palo Alto CA) Ngan Kenny K. (Fremont CA), Titanium nitride/titanium silicide multiple layer barrier with preferential (111) crystallographic orientation on titani.
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이 특허를 인용한 특허 (28)

  1. Tatsuhiko Tamura JP; Takashi Hirose JP; Nobuyuki Tsuboi JP, Active matrix substrate of a liquid crystal display comprising an insulating layer being made of solid solution of SiOx /SINy.
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  2. Leiphart,Shane P., Advanced barrier liner formation for vias.
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  3. Fishburn, Fred, Contact structure.
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  4. Leiphart, Shane P., Enhanced barrier liner formation for via.
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  5. Leiphart, Shane P., Enhanced barrier liner formation for vias.
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  6. Fishburn, Fred, Integrated circuit having a barrier structure.
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  7. Isik C. Kizilyalli ; Sailesh M. Merchant ; Joseph R. Radosevich, Metal silicide as a barrier for MOM capacitors in CMOS technologies.
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  8. Lee Ki-hong,KRX ; Cha Gi-ho,KRX, Metal wiring structures for integrated circuits including seed layer.
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  9. Bae, Young-hun; Park, Won-sung, Method for forming a gate of a high integration semiconductor device including forming an etching prevention or etch stop layer and anti-reflection layer.
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  10. Lee Sang Hyeob,KRX, Method for forming bit lines of semiconductor devices.
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  11. Won-seok Lee KR; Kyoung-sub Shin KR; Sang-sup Jeong KR, Method of fabricating a bit line structure for a semiconductor device.
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  12. Kizilyalli Isik C. ; Merchant Sailesh M. ; Radosevich Joseph R., Method of fabricating a mom capacitor having a metal silicide barrier.
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  13. Joo Jae Hyun,KRX ; Seon Jeong Min,KRX, Method of fabricating capacitor of semiconductor device.
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  14. Fishburn,Fred, Method of forming a contact structure including a vertical barrier structure and two barrier layers.
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  15. Murakami Seishi,JPX ; Hatano Tatsuo,JPX, Method of forming multilayered film.
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  16. Hung, Chi-Cheng; Liu, Kuan-Ting; Nian, Jun-Nan, N-work function metal with crystal structure.
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  17. Lin, Mou-Shiung; Lee, Jin-Yuan; Lei, Ming-Ta; Huang, Ching-Cheng, Post passivation metal scheme for high-performance integrated circuit devices.
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  18. Osamu Wada JP; Ryo Haga JP; Tomoaki Yabe JP; Shinji Miyano JP, Semiconductor integrated circuit device and its manufacturing method.
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  19. Wada Osamu,JPX ; Haga Ryo,JPX ; Yabe Tomoaki,JPX ; Miyano Shinji,JPX, Semiconductor integrated circuit device and its manufacturing method.
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  20. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
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  21. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
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  22. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
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  23. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
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  24. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
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  25. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
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  26. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
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  27. Jick Yu ; Ruth Brain, Two chamber metal reflow process.
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  28. Narita Tadashi,JPX ; Nakamura Makiko,JPX, Wiring structure for semiconductor device.
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