[특허]Test circuit

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IPC분류정보
국가/구분	United States(US) Patent 등록
국제특허분류(IPC7판)	G01R-021/28
출원번호	US-0788838 (1997-01-27)
우선권정보	JP-0232845 (1996-09-03)
발명자 / 주소	Osawa Tokuya,JPX Maeno Hideshi,JPX
출원인 / 주소	Mitsubishi Denki Kabushiki Kaisha, JPX
대리인 / 주소	Burns, Doane, Swecker & Mathis, L.L.P
인용정보	피인용 횟수 : 8 인용 특허 : 10

초록 ▼

In a normal mode, a logic test signal (LOGTEST), a RAM test signal (RAMTEST), and a shift mode signal (SM) are set to "0". A RAM core (91) is synchronously written and asynchronously read. In a logic test mode, the RAM test signal (RAMTEST) is set to "0", and the logic test signal (LOGTEST) is set to "1". In a RAM test mode, the RAM test signal (RAMTEST) is set to "1", and the logic test signal (LOGTEST) is set to "0". A scan path (3a) is used both as a scan path provided between logic portions (82, 83) in the logic test and as a scan path provided at the output of the RAM core (91) in the RAM test. The scan path provides a high area utilization efficiency.

대표청구항 ▼

[ We claim:] [1.] A test circuit for executing a first test from first to third circuits, comprising:a first scan path for receiving an output from said first circuit and a scan-in signal to selectively provide a first output and a second output serving as a scan signal;a fourth circuit having a group of inputs for receiving said first output from said first scan path, and a group of outputs;a selecting means for selectively providing said first output from said first scan path and an output from said fourth circuit to said second circuit; anda second scan path for selectively providing said second output from said first scan path, an output from said second circuit, and the output from said fourth circuit to said third circuit;said test circuit executing a second test applied to said fourth circuit.

이 특허에 인용된 특허 (10)

Hashizume Takeshi (Hyogo JPX), Bypass scan path and integrated circuit device using the same.
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Whetsel ; Jr. Lee D. (Plano TX), Integrated test circuit.
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McAnney William H. (Fishkill NY), Parallel path self-testing system.
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Nakamura Yoshiyuki (Tokyo JPX), Scan path circuit for testing multi-phase clocks from sequential circuits.
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Hashizume Takeshi (Hyogo JPX) Sakashita Kazuhiro (Hyogo JPX), Scan path system and an integrated circuit device using the same.
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Crouch Alfred L. (Austin TX) Pressly Matthew D. (Austin TX) Circello Joseph C. (Phoenix AZ) Duerden Richard (Scottsdale AZ), Serial scan chain architecture for a data processing system and method of operation.
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Mahoney John E. (San Jose CA), System for scan testing of logic circuit networks.
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Kuban John R. (Heath TX) Maher ; III Robert D. (Carrollton TX), Testing architecture with independent scan paths.
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Okumoto Koji (Tokyo JPX) Matsuno Katsumi (Kanagawa JPX) Shiono Toru (Tokyo JPX) Senuma Toshitaka (Tokyo JPX) Fukuda Tokuya (Tokyo JPX) Takada Shinji (Kanagawa JPX), Testing method for electronic apparatus.
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Ishizaka Yoshiyuki (Tokyo JPX), Variable length scan string and cell for same.
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이 특허를 인용한 특허 (8)

Dhaliwal Surinderjit S., Apparatus and method for progammable parametric toggle testing of digital CMOS pads.
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Joo, Jong Doo; Lee, Cheol Ha, Embedded memory and methods thereof.
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Maneparambil,Kailasnath S.; Parvathala,Praveen K., Enabling at speed application of test patterns associated with a wide tester interface on a low pin count tester.
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Kniffler, Oliver; Dirscherl, Gerd, Method for built-in self test of an electronic circuit.
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Kanba,Koji, Scan-path flip-flop circuit for integrated circuit memory.
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Osawa Tokuya,JPX ; Maeno Hideshi,JPX, Semiconductor device.
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Komoike Tatsunori,JPX, Semiconductor integrated circuit device.
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Maeno, Hideshi, Semiconductor integrated circuit with a scan path circuit.
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관련 콘텐츠

특허 원문 보기

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IPC 상위 출원인

특허정보
IPC	Description
A	생활필수품
A62	인명구조; 소방(사다리 E06C)
A62B	인명구조용의 기구, 장치 또는 방법(특히 의료용에 사용되는 밸브 A61M 39/00; 특히 물에서 쓰이는 인명구조 장치 또는 방법 B63C 9/00; 잠수장비 B63C 11/00; 특히 항공기에 쓰는 것, 예. 낙하산, 투출좌석 B64D; 특히 광산에서 쓰이는 구조장치 E21F 11/00)
A62B-1/08	.. 윈치 또는 풀리에 제동기구가 있는 것

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