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Aluminum nitride wiring substrate and method for production thereof 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • B32B-015/04
출원번호 US-0821448 (1997-03-21)
우선권정보 JP-0066114 (1996-03-22)
발명자 / 주소
  • Monma Jun,JPX
  • Asai Hironori,JPX
출원인 / 주소
  • Kabushiki Kaisha Toshiba, JPX
대리인 / 주소
    Finnegan, Henderson, Farabow, Garrett & Dunner, L.L.P.
인용정보 피인용 횟수 : 10  인용 특허 : 9

초록

This invention provides an aluminum nitride wiring substrate in which a wiring metal layer for forming a signal wiring layer is densified to micropattern a signal wiring portion of an aluminum nitride package incorporating a semiconductor element therein and to increase the signal processing speed o

대표청구항

[ What is claimed is:] [1.] An aluminum nitride wiring substrate comprising an aluminum nitride substrate and a wiring metal layer, wherein said wiring metal layer is provided at least on the surface of said aluminum nitride substrate or in the interior of said aluminum nitride substrate and the alu

이 특허에 인용된 특허 (9)

  1. Horiuchi Michio (Koshoku JPX) Harayama Yoichi (Nagano JPX) Takeuchi Yukiharu (Nagano JPX), Aluminum nitride circuit board.
  2. Horiguchi Akihiro (Yokohama JPX) Kasori Mituo (Kawasaki JPX) Ueno Fumio (Kawasaki JPX) Sato Hideki (Yokohama JPX) Mizunoya Nobuyuki (Yokohama JPX) Endo Mitsuyoshi (Yamato JPX) Tanaka Shun-ichiro (Yok, Aluminum nitride sintered body having conductive metallized layer.
  3. Monma Jun,JPX, Aluminum nitride wiring substrate.
  4. Lieberman Sheldon I. (Burlington MA) Barringer Eric A. (Waltham MA) Foster Brian C. (Sutton MA), Bonding additives for refractory metallization inks.
  5. Sato Hideki (Yokohama JPX) Mizunoya Nobuyuki (Yokohama JPX) Asai Hironori (Kawasaki MA JPX) Anzai Kazuo (Worcester MA) Hatano Tsuyoshi (Yokohama JPX), Circuit substrate comprising nitride type ceramics, method for preparing it, and metallizing composition for use in it.
  6. Iwase Nobuo (Kamakura JPX) Anzai Kazuo (Tokyo JPX) Shinozaki Kazuo (Inagi JPX) Tsuge Akihiko (Yokohama JPX) Saitoh Kazutaka (Kawasaki JPX) Iyogi Kiyoshi (Tokyo JPX) Sato Noboru (Yokohama JPX) Kasori , Circuit substrate having high thermal conductivity.
  7. Nebe William J. (Wilmington DE) Osborne James J. (Kennett Square PA), Gold conductor composition for forming conductor patterns on ceramic based substrates.
  8. Horiguchi Akihiro (Kanagawa-ken JPX) Oh-Ishi Katsuyoshi (Kanagawa-ken JPX) Kasori Mitsuo (Kanagawa-ken JPX) Sumino Hiroyasu (Kanagawa-ken JPX) Ueno Fumio (Tokyo JPX) Monma Jun (Kanagawa-ken JPX) Kimu, Sintered aluminum nitride and circuit substrate using sintered aluminum nitride.
  9. Barringer Eric A. (Waltham MA) Foster Brian C. (Sutton MA) Hodge James D. (Medway MA) Lind Roger S. (Acton MA), Tungsten paste for co-sintering with pure alumina and method for producing same.

이 특허를 인용한 특허 (10)

  1. Kamei, Takafumi, Ceramic circuit board and electronic device.
  2. Silva, Raymond J.; Bowler, Dennis P.; Robillard, Gene A., High density composite focal plane array.
  3. Silva, Raymond J.; Bowler, Dennis; Robillard, Gene, High density composite focal plane array.
  4. McTeer,Allen, Interconnect structure for use in an integrated circuit.
  5. Nemati, Farid; Plummer, James D., Manufacture of semiconductor capacitively-coupled NDR device for applications such as high-density high-speed memories and power switches.
  6. Xuejun Yuan ; Xiaowei Jin ; Rambabu Pyapali ; Raymond A. Heald ; James M. Kaku ; Helen Dunn ; Thelma C. Taylor ; Peter F. Lai ; Aharon Ostrer, Method for double-layer implementation of metal options in an integrated chip for efficient silicon debug.
  7. Yuan, Xuejun; Jin, Xiaowei; Pyapali, Rambabu; Heald, Raymond A.; Kaku, James M.; Dunn, Helen; Taylor, Thelma C.; Lai, Peter F.; Ostrer, Aharon, Method for double-layer implementation of metal options in an integrated chip for efficient silicon debug.
  8. McTeer,Allen, Method of forming an interconnect structure for a semiconductor device.
  9. Asai Yasutomi,JPX ; Nagasaka Takashi,JPX ; Ota Shinji,JPX ; Yamazaki Takashi,JPX ; Terao Shinya,JPX ; Nakagawa Syoichi,JPX, Multilayer circuit board having no local warp on mounting surface thereof.
  10. McTeer, Allen, Use of AIN as cooper passivation layer and thermal conductor.
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