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Method of making an interconnect structure

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-021/4763
  • H01L-021/311
출원번호 US-0801819 (1997-02-14)
발명자 / 주소
  • Givens John H.
출원인 / 주소
  • Micro Technology, Inc.
대리인 / 주소
    Workman, Nydegger & Seeley
인용정보 피인용 횟수 : 20  인용 특허 : 4

초록

The present invention comprises a metallization method that forms a three-level interconnect in an electrical circuit. The method comprises providing a substrate assembly and depositing thereon a first dielectric layer thereover. A second dielectric layer is then deposited over the first dielectric

대표청구항

[ What is claimed and desired to be secured by United States Letters Patent is:] [1.] A method of forming an interconnect structure comprising:forming a first dielectric layer upon a substrate assembly;forming a second dielectric layer upon said first dielectric layer;forming a first recess extendin

이 특허에 인용된 특허 (4)

  1. Mukai Ryoichi (Kawasaki JPX), Method for forming wirings for a semiconductor device by filling very narrow via holes.
  2. Maniar Papu D. (Austin TX) Fiordalice Robert W. (Austin TX) Kemp Kevin G. (Austin TX) Roman Bernard J. (Austin TX), Method for making a semiconductor device having anti-reflective coating.
  3. Dixit Girish A. (Dallas TX) Chen Fusen E. (Dallas TX) Kalnitsky Alexander (Dallas TX), Method of forming vias for multilevel metallization.
  4. Sandhu Gurtej S. (Boise ID) Cathey David A. (Boise ID), Method of processing a semiconductor wafer using a contact etch stop.

이 특허를 인용한 특허 (20)

  1. Franke, Andrea; Cobb, Jonathan; Grant, John M.; Koh, Al T.; Lii, Yeong-Jyh T.; Nguyen, Bich-Yen; Phillips, Anna M., Inverted isolation formed with spacers.
  2. Yang, Wenge; Subramanian, Ramkumar; Wang, Fei; Shen, Lewis, Method for forming SAC using a dielectric as a BARC and FICD enlarger.
  3. Bich-Yen Nguyen ; William J. Taylor, Jr. ; Philip J. Tobin ; David L. O'Meara ; Percy V. Gilbert ; Yeong-Jyh T. Lii ; Victor S. Wang, Method for forming a semiconductor device with an opening in a dielectric layer.
  4. Park,Chang Soo, Method for forming metal interconnection line in semiconductor device.
  5. Rana P. Singh ; Paul A. Ingersoll, Method for uniform polish in microelectronic device.
  6. Singh, Rana P.; Ingersoll, Paul A., Method for uniform polish in microelectronic device.
  7. Tanaka, Satoshi, Method of fabricating a semiconductor device having a contact hole.
  8. Gil-heyun Choi KR; Eung-joon Lee KR; Byeong-jun Kim KR, Methods of forming filled interconnections in microelectronic devices.
  9. Lukanc Todd P. ; Wang Fei ; Avanzino Steven C., Optimized trench/via profile for damascene filling.
  10. Cherng George Meng Jaw,TWX, Process for a nail shaped landing pad plug.
  11. Fukuzumi, Yoshiaki, Semiconductor device with tapered contact hole and wire groove.
  12. Fukuzumi, Yoshiaki, Semiconductor device with tapered contact hole and wire groove.
  13. Fukuzumi,Yoshiaki, Semiconductor device with tapered contact hole and wire groove.
  14. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  15. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  16. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  17. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  18. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  19. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  20. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
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