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NTIS 바로가기국가/구분 | United States(US) Patent 등록 |
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국제특허분류(IPC7판) |
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출원번호 | US-0161176 (1998-09-25) |
발명자 / 주소 |
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출원인 / 주소 |
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대리인 / 주소 |
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인용정보 | 피인용 횟수 : 123 인용 특허 : 5 |
Dual damascene methods and structures are provided for IC interconnects which use a dual-damascene process incorporating a low-k dielectric material, high conductivity metal, and an improved hard mask scheme. A pair of hard masks are employed: a silicon dioxide layer and a silicon nitride layer, whe
[ What is claimed is:] [1.] A method for forming a multi-level interconnect in an integrated circuit comprising a conductor, a cap dielectric layer, and a low-k dielectric layer, said method comprising the steps of:depositing a first hard mask layer over the low-k dielectric layer;depositing a secon
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