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Hierarchical prefetch for semiconductor memories

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • G11C-008/00
출원번호 US-0333539 (1999-06-15)
발명자 / 주소
  • Ji Brian
  • Kirihata Toshiaki
  • Mueller Gerhard
  • Hanson David
출원인 / 주소
  • International Business Machines Corporation
대리인 / 주소
    Braden
인용정보 피인용 횟수 : 19  인용 특허 : 9

초록

A semiconductor memory in accordance with the present invention includes a data path including a plurality of hierarchical stages, each stage including a bit data rate which is different from the other stages. At least two prefetch circuits are disposed between the stages. The at least two prefetch

대표청구항

[ What is claimed is:] [1.] A semiconductor memory comprising:a data path including a plurality of hierarchical stages, each stage including a bit data rate which is different from the other stages;at least two prefetch circuits disposed between the stages, the at least two prefetch circuits includi

이 특허에 인용된 특허 (9)

  1. Barth ; Jr. John Edward (Williston VT) Kalter Howard Leo (Colchester VT), Boundary independent bit decode for a SDRAM.
  2. Edmondson John H. (Cambridge MA) Biro Larry L. (Oakham MA), Combined write-operand queue and read-after-write dependency scoreboard.
  3. Nakamura Masayuki,JPX ; Koelling Jeffrey E. ; Thurston Paulette ; McAdams Hugh P., Four bit pre-fetch sDRAM column select architecture.
  4. Bowden ; III Raymond D. (Tewksbury MA) Lemay Richard A. (Carlisle MA) Nibby ; Jr. Chester M. (Beverly MA) Somers Jeffrey S. (Lowell MA), High performance burst read data transfer operation.
  5. Fujita Mamoru,JPX, High speed semiconductor memory with burst mode.
  6. Humphrey Donald J. (Forest Lake MN) Hughes James P. (Lino Lakes MN) Peterson Wayne A. (Ramsey MN) Roiger Wayne R. (St. Michael MN), Network communications adapter with dual interleaved memory banks servicing multiple processors.
  7. Fujita Mamoru,JPX, Semiconductor memory.
  8. Kim Hong Seok,KRX, Synchronous DRAM including an output data latch circuit being controlled by burst address.
  9. Tsai Terry, Synchronous DRAM with alternated data line sensing.

이 특허를 인용한 특허 (19)

  1. Fujisawa,Hiroki, 4N pre-fetch memory data transfer system.
  2. Ravi Kumar Arimilli ; Lakshminarayana Baba Arimilli ; Leo James Clark ; John Steven Dodson ; Guy Lynn Guthrie ; James Stephen Fields, Jr., Cache allocation policy based on speculative request history.
  3. Sunaga, Toshio; Watanabe, Shinpei, Data input/output method.
  4. Kim, Nam-Seog; Yu, Hak-Soo; Cho, Uk-Rae, Data line layout and line driving method in semiconductor memory device.
  5. Kirihata, Toshiaki; Mueller, Gerhard; Hanson, David Russell, Data path calibration and testing mode using a data bus for semiconductor memories.
  6. Funfrock,Fabien; Sommer,Michael Bernhard, Integrated circuit for testing circuit components of a semiconductor chip.
  7. Ravi Kumar Arimilli ; Lakshminarayana Baba Arimilli ; Leo James Clark ; John Steven Dodson ; Guy Lynn Guthrie ; James Stephen Fields, Jr., Layered speculative request unit with instruction optimized and storage hierarchy optimized partitions.
  8. Arimilli, Ravi Kumar; Arimilli, Lakshminarayana Baba; Clark, Leo James; Dodson, John Steven; Guthrie, Guy Lynn; Fields, Jr., James Stephen, Mechanism for high performance transfer of speculative request data between levels of cache hierarchy.
  9. Hummler,Klaus, Memory access using multiple activated memory cell rows.
  10. Cooksey, Robert N.; Jourdan, Stephan J., Method and apparatus for content-aware prefetching.
  11. Cooksey, Robert N.; Jourdan, Stephan J., Method and apparatus for identifying candidate virtual addresses in a content-aware prefetcher.
  12. Cooksey,Robert N.; Jourdan,Stephan J., Method and apparatus for next-line prefetching from a predicted memory address.
  13. Cooksey,Robert N.; Jourdan,Stephan J., Method and apparatus for reinforcing a prefetch chain.
  14. Osborne, Randy B.; Creta, Kenneth C.; Bennett, Joseph A.; Ajanovic, Jasmin, Method and system to improve prefetching operations.
  15. Ravi Kumar Arimilli ; Lakshminarayana Baba Arimilli ; Leo James Clark ; John Steven Dodson ; Guy Lynn Guthrie ; James Stephen Fields, Jr., Method for instruction extensions for a tightly coupled speculative request unit.
  16. Ravi Kumar Arimilli ; Lakshminarayana Baba Arimilli ; Leo James Clark ; John Steven Dodson ; Guy Lynn Guthrie ; James Stephen Fields, Jr., Optimized cache allocation algorithm for multiple speculative requests.
  17. Janzen,Jeffery W., Sequential nibble burst ordering for data.
  18. Arimilli, Ravi Kumar; Arimilli, Lakshminarayana Baba; Clark, Leo James; Dodson, John Steven; Guthrie, Guy Lynn; Fields, Jr., James Stephen, Time based mechanism for cached speculative data deallocation.
  19. Shin, Beom Ju, Write circuit of memory device.
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