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High performance dynamic multiplexers without clocked NFET 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H03K-019/084
  • H03K-019/096
  • H03K-017/62
출원번호 US-0094711 (1998-06-15)
발명자 / 주소
  • Frederick
  • Jr. Marlin Wayne
  • Mikan
  • Jr. Donald George
  • Schorn Eric Bernard
출원인 / 주소
  • International Business Machines Corporation
대리인 / 주소
    Kordzik
인용정보 피인용 횟수 : 25  인용 특허 : 5

초록

Performance is increased within a dynamic multiplexer by removing the foot device and replacing it with a logic gate (such as an OR, NOR, or NAND gate) receiving the select signals and activating the precharge device within the dynamic multiplexer circuit. With such a configuration, crowbar current

대표청구항

[ What is claimed is:] [1.] A multiplexer comprising:circuitry for outputting one of a plurality of received data signals in response to receipt of a plurality of select signals;a precharge device coupled to the circuitry for outputting one of the plurality of received data signals in response to re

이 특허에 인용된 특허 (5)

  1. Ando Hideki (Hyogo JPX) Ikenaga Chikako (Hyogo JPX), Bus circuit of precharge type for semiconductor integrated circuit.
  2. Sigal Leon J. (Monsey NY) Warnock James D. (Mohegan Lake NY), Dynamic and preset static multiplexer in front of latch circuit for use in static circuits.
  3. Orgill Rodney H. (Colorado Springs CO) Mason William R. (Colorado Springs CO), Level shifted high impedance input multiplexor.
  4. Beakes Michael Patrick ; Chappell Barbara Alane ; Chappell Terry Ivan ; Fleischer Bruce Martin ; Haring Rudolf Adriaan ; Jaber Talal Kamel ; Seewann Edward, Methodology to test pulsed logic circuits in pseudo-static mode.
  5. Fifield John Atkinson ; Giacalone Glenn Peter ; Jenkins Peter Joel, Self-timed driver circuit.

이 특허를 인용한 특허 (25)

  1. Haase,Michael; Haller,Wilhelm; Sautter,Rolf; Wandel,Christoph, Charge sharing reduction by applying intrinsic parallelism in complex dynamic domino type CMOS gates.
  2. Ashutosh Das ; Sridhar Narayanan, Circuit for avoiding contention in one-hot or one-cold multiplexer designs.
  3. Correale, Jr., Anthony; Rohatgi, Nishith, Circuit for optimizing power consumption and performance.
  4. Dobberphul, Daniel W., Combination multiplexer and tristate driver circuit.
  5. Alan S. Fiedler, Data serializer with slew-rate control.
  6. Lee Jae Jin,KRX, Data transfer device with a post charge logic.
  7. Luigi Pascucci IT, Decoder for memories having optimized configuration.
  8. Ye Yibin, Domino logic circuit and method.
  9. Ye Yibin ; Narendra Siva G. ; De Vivek K., Domino logic circuit and method.
  10. Yibin Ye ; Siva G. Narendra ; Vivek K. De, Domino logic with low-threshold NMOS pull-up.
  11. Narendra, Siva G.; Ye, Yibin; De, Vivek K., Domino logic with output predischarge.
  12. Siva G. Narendra ; Yibin Ye ; Vivek K. De, Domino logic with output predischarge.
  13. Rozas, Guillermo J; Golbus, Jason; Lee, Chi Keung, Dual-domain dynamic multiplexer and method of transitioning between asynchronous voltage and frequency domains.
  14. Manglore Rajesh, Latched time borrowing domino circuit.
  15. Belluomini, Wendy A.; Montoye, Robert K.; Ngo, Hung C., Limited switch dynamic logic selector circuits.
  16. Alan S. Fiedler ; Brett D. Hardy, Low-power data serializer.
  17. Patra, Priyadarsan, Method for reducing network costs and its application to domino circuits.
  18. Kumar, Pamela; Sharma, Mohit, Multiplexer.
  19. Ye, Yibin; Spotten, Reed D.; De, Vivek K., NMOS precharge domino logic.
  20. Patra, Priyadarsan; Narayanan, Unni K., Power consumption reduction for domino circuits.
  21. Wijeratne,Sapumal; Deleganes,Daniel J., Ratioed logic circuits with contention interrupt.
  22. Fagan,John L.; Bossard,Mark A., Reduced voltage pre-charge multiplexer.
  23. Fagan,John L.; Bossard,Mark A., Reduced voltage pre-charge multiplexer.
  24. Fagan, John L.; Bossard, Mark, Selectable delay pulse generator.
  25. Steven K. Hsu ; Sanu K. Mathew ; Ram K. Krishnamurthy, Variable virtual ground domino logic with leakage control.
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