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High performance shared cache

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • G06F-012/00
출원번호 US-0058431 (1998-04-10)
우선권정보 EP-0105949 (1998-04-01)
발명자 / 주소
  • Fuhrmann Horst,DEX
  • Wedeck Jorg,DEX
  • Wendel Dieter,DEX
  • Wille Udo,DEX
출원인 / 주소
  • International Business Machines Corporation
대리인 / 주소
    Augspurger
인용정보 피인용 횟수 : 14  인용 특허 : 6

초록

A high performance cache unit in a multiprocessing computer system comprises a shared level n cache 15 which is divided into a number of independently operated cache cores each of which containing a cache array for being used as buffer between plurality of processing units PU0-PU1 and a memory 18. D

대표청구항

[ What is claimed is:] [1.] A high performance cache unit in a computer system having a plurality of processing units (PU0-PU1) for performing multiprocessing tasks, each of the processing units being connected by port means (14) to a shared level n cache (15) which serves as buffer between said pro

이 특허에 인용된 특허 (6)

  1. Stamm Rebecca L. (Wellesley MA) Bahar Ruth I. (Lincoln NE) Strouble Raymond L. (Charlton MA) Wade Nicholas D. (Folsom CA) Edmondson John H. (Cambridge MA), Ensuring write ordering under writeback cache error conditions.
  2. Churchill ; Jr. William P. (Carlisle MA), Memory access technique.
  3. Pattin Jay C. ; Blomgren James S., Multi-processor DRAM controller that prioritizes row-miss requests to stale banks.
  4. Fletcher Robert P. (Poughkeepsie NY), Multiprocessing system including a shared cache.
  5. DiBrino Michael T. (Austin TX) Hicks Dwain A. (Cedar Park TX) Lattimore George M. (Austin TX) So Kimming K. (Austin TX) Youssef Hanaa (Austin TX), Multiprocessor system with shared cache and data input/output circuitry for transferring data amount greater than system.
  6. Brenza James G. (Putnam Valley NY), Partitioned cache memory with partition look-aside table (PLAT) for early partition assignment identification.

이 특허를 인용한 특허 (14)

  1. Cai, Zhong-Ning; Sistla, Krishnakanth V.; Liu, Yen-Cheng; Gilbert, Jeffrey D., Cache coherency sequencing implementation and adaptive LLC access priority control for CMP.
  2. Louzoun, Eliel; Ben-Shahar, Yifat, Communication between two embedded processors.
  3. Morrison, John M.; Sanzio, Joseph, Data integrity device providing heightened error protection in a data processing system.
  4. Brett A. Tischler, Hierarchical texture cache.
  5. Tischler, Brett A., Hierarchical texture cache.
  6. Timothy Van Hook ; Anthony P. DeLaurier, Method and apparatus for decoupled retrieval of cache miss data.
  7. Rodney A. DeKoning ; Bret S. Weber, Method and apparatus for providing centralized intelligent cache between multiple data controlling elements.
  8. Tischler, Brett A.; Dietz, Carl D.; Bremner, David F.; Harper, David T., Multimedia processor employing a shared CPU-graphics cache.
  9. Sellers, Scott; Tene, Gil, Multiple cluster processor.
  10. Fritz, Rolf; Mayer, Ulrich; Schlipf, Thomas; Smith, Christopher S, Multiple parallel programmable finite state machines using a shared transition table.
  11. Park, Jae-Un; Kwon, Ki-Seok; Kim, Suk-Jin, Multiport data cache apparatus and method of controlling the same.
  12. Morrison, John M., Shared cache for data integrity operations.
  13. Dunn Berger, Deanna Postles; Fee, Michael F.; Sonnelitter, III, Robert J., System, apparatus and method utilizing early access to shared cache pipeline for latency reduction.
  14. Beier,Niels; Christensen,Jacob M.; Egevang,Kjeld B., Tagging packets with a lookup key to facilitate usage of a unified packet forwarding cache.
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