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Dual damascene process using low-dielectric constant materials 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-021/4763
출원번호 US-0310244 (1999-05-12)
발명자 / 주소
  • Yeh Wen-Kuan,TWX
출원인 / 주소
  • United Microelectronics Corp., TWX
대리인 / 주소
    Harness, Dickey & Pierce, P.L.C.
인용정보 피인용 횟수 : 24  인용 특허 : 3

초록

A method for forming a dual damascene structure using low-dielectric constant materials is disclosed. The method includes providing a substrate first. A first dielectric layer is formed on the substrate, and the first dielectric layer is then cured to form a stop layer. Then, a second dielectric lay

대표청구항

[ What is claimed is:] [12.] A method for forming a dual damascene structure, said method comprising:providing a substrate having a conductive layer formed thereon;forming a first dielectric layer on said substrate;curing said first dielectric layer to form a first insulating layer;forming a second

이 특허에 인용된 특허 (3)

  1. Avanzino Steven ; Gupta Subhash ; Klein Rich ; Luning Scott D. ; Lin Ming-Ren, Dual damascene with a sacrificial via fill.
  2. Lou Chine-Gie,TWX ; Tu Yeur-Luen,TWX, Method for making dual damascene contact.
  3. Sugahara Gaku,JPX ; Aoi Nobuo,JPX ; Arai Koji,JPX ; Sawada Kazuyuki,JPX, Method of forming interlayer insulating film.

이 특허를 인용한 특허 (24)

  1. Lin, Mou-Shiung; Lee, Jin-Yuan; Huang, Ching-Cheng, Chip structure and process for forming the same.
  2. Ramkumar Subramanian ; Dawn M. Hopper ; Minh Van Ngo, Damascene processing employing low Si-SiON etch stop layer/arc.
  3. Subramanian, Ramkumar; Hopper, Dawn M.; Wang, Fei; Okada, Lynne A., Dual damascene with silicon carbide middle etch stop layer/ARC.
  4. Liu Haochieh,TWX, Fabrication method for dual damascene structure.
  5. Liu Chih-Chien,TWX ; Tsai Cheng-Yuan,TWX ; Yang Ming-Sheng,TWX, Forming copper interconnects in dielectric materials with low constant dielectrics.
  6. Liu Qizhi ; Feiler David ; Zhao Bin ; Brongo Maureen R., Method for dual damascene process using electron beam and ion implantation cure methods for low dielectric constant materials.
  7. Lin, Mou-Shiung; Lee, Jin-Yuan; Huang, Ching-Cheng, Method for fabricating circuitry component.
  8. Lou Chine-Gie,TWX, Method for fabricating metal interconnect structure.
  9. Chen, Hsueh-Chung; Tsai, Teng-Chun; Huang, Yi-Min, Method for forming dual-damascene interconnect structure.
  10. Yun, Wenbing; Spence, John; Padmore, Howard A.; MacDowell, Alastair A.; Howells, Malcolm R., Method for nanomachining high aspect ratio structures.
  11. Inoue, Yushi, Method for producing semiconductor device.
  12. Tien I. Bao TW; Syun-Ming Jang TW, Method of copper CMP on low dielectric constant HSQ material.
  13. Saito, Masayoshi; Hotta, Katsuhiko; Hirasawa, Masayoshi; Kojima, Masayuki; Uchiyama, Hiroyuki; Maruyama, Hiroyuki; Fukuda, Takuya, Method of manufacturing semiconductor integrated circuit device having insulating film formed from liquid substance containing polymer of silicon, oxygen, and hydrogen.
  14. Singh, Sunil Kumar; Srivastava, Ravi Prakash; Tang, Teck Jung; Zaleski, Mark Alexander, Methods of fabricating BEOL interlayer structures.
  15. Xi-Wei Lin, Spectrally detectable low-k dielectric marker layer for plasma-etch of integrated-circuit structure.
  16. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  17. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  18. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  19. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  20. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  21. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  22. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  23. Choo,Hsia Liang; Sudijono,John; Huang,Liu; Boon,Tan Juan, Use of phoslon (PNO) for borderless contact fabrication, etch stop/barrier layer for dual damascene fabrication and method of forming phoslon.
  24. Singh, Bhanwar; Halliyal, Arvind; Subramanian, Ramkumar, X-ray reflectance system to determine suitability of SiON ARC layer.
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