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Digital wave shaping circuit, frequency multiplying circuit, and external synchronizing method, and external synchronizing circuit

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H03K-004/02
출원번호 US-0958029 (1997-10-27)
우선권정보 JP-0303482 (1996-10-30)
발명자 / 주소
  • Yokomizo Akira,JPX
대리인 / 주소
    Price Gess & Ubell
인용정보 피인용 횟수 : 13  인용 특허 : 9

초록

The invention relates to a wave form shaping circuit, which outputs signals after shaping the input signal to a duty 50% wave form regardless of whether or not input signals are of duty 50%, wherein a duty determination circuit is provided, which determines and instructs the timing position of duty

대표청구항

[ What is claimed is:] [1.] A digital wave shaping circuit for providing an output clock signal comprising:a timing generation circuit for generating a timing signal from an input clock signal;a duty determination circuit for determining a timing position for a state transition of the output clock s

이 특허에 인용된 특허 (9)

  1. Wu ; Paul S. ; Tandon ; Jagdish C., Analog to digital wave shaping system.
  2. Eitrheim John K. (Garland TX) Reis Richard B. (McKinney TX), Clock multiplication circuit and method.
  3. Maitland Roger J. (Woodlawn CAX) Ireland Hal H. (Kanata CAX), Clock phase shifting method and apparatus.
  4. Waizman Alexander (Neve Shanan ILX), Delay line loop for on-chip clock synthesis with zero skew and 50% duty cycle.
  5. Konno Katsushi,JPX, Differential delay line clock generator with feedback phase control.
  6. Jang Seong-Chul (Suwon KRX), Digital audio signal receiver.
  7. Sydor Philip R. (Tadley GB2) Brooker Graham J. (Hungerford GB2), Digital frequency multiplier.
  8. Kitagawa Nobutaka (Kawasaki JPX) Muroga Hiroki (Yokohama JPX) Saito Tomotaka (Yokohama JPX), Duty radio control circuit apparatus.
  9. Chiang David (Saratoga CA), Programmable clock having programmable delay and duty cycle based on a user-supplied reference clock.

이 특허를 인용한 특허 (13)

  1. Milton, David Wills, Clock generator having a deskewer.
  2. Aman, Norihisa, Clock multiplier circuit.
  3. Araki, Satoru, Delay apparatus and method.
  4. Miyano, Kazutaka, Duty detection circuit.
  5. Fukushima, Nagayoshi, Jitter detection circuit and jitter detection method.
  6. Yamamoto, Kazuhiro; Okayasu, Toshiyuki, Measuring apparatus, parallel measuring apparatus, testing apparatus and electronic device.
  7. Snyder, Wayne, Method and apparatus for producing a clock signal having an initial state at reference point of incoming signal thereafter changing state after a predetermined time interval.
  8. Futami, Fumio; Watanabe, Shigeki, Method and device for shaping the waveform of an optical signal.
  9. Wang, Xiaoyue; Jamal, Shafiq M., PLL dual edge lock detector.
  10. Wang, Xiaoyue; Jamal, Shafiq M., PLL dual edge lock detector.
  11. Wang, Xiaoyue; Jamal, Shafiq M., PLL dual edge lock detector.
  12. Lin, Shen; Chang, Norman; Lee, Keunmyung; Nakagawa, Osamu; Xie, Weize, Parallel push algorithm detecting constraints to minimize clock skew.
  13. Fujisawa,Yasumasa, Triggered data generator.
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