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IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-023/58
출원번호 US-0001397 (1997-12-31)
발명자 / 주소
  • Seshan Krishna
  • Mielke Neal R.
출원인 / 주소
  • Intel Corporation
대리인 / 주소
    Blakely, Sokoloff, Taylor & Zafman LLP
인용정보 피인용 횟수 : 32  인용 특허 : 12

초록

An integrated circuit is provided. The integrated circuit includes a substrate and at least one dielectric layer and a metal layer formed upon the substrate. The at least one dielectric layer includes a terminal dielectric layer. The integrated circuit further includes a planar passivating layer for

대표청구항

[ What is claimed is:] [1.] An integrated circuit (IC) comprising:a substrate including a plurality of devices disposed in an active area of said substrate and a plurality of layers of interconnect metallization, a portion of said devices coupled to one another through a terminal interconnect;a guar

이 특허에 인용된 특허 (12)

  1. Mitwalsky Alexander R. ; Chen Tze-Chiang, Crack stops.
  2. Chang Gene Jiing-Chiang,TWX, Die seal structure for a semiconductor integrated circuit.
  3. Kitayama Yoshifumi (Hirakata JPX) Mori Kazuhiro (Katano JPX) Saeki Keiji (Kobe JPX) Akiguchi Takashi (Osaka JPX), Electronic chip component with passivation film and organic protective film.
  4. Inaba Tohru (Takasaki JPX), Electronic device with peripheral protective electrode.
  5. Dinkel Bettina A. ; Lee Pei-Ing ; Levine Ernest N., Energy relieving crack stop.
  6. Drummond Tracy W. (Boise ID), Feature for a semiconductor device to reduce mobile ion contamination.
  7. Chiang Chien ; Fraser David B., Method for forming interconnections for semiconductor fabrication and semiconductor device having such interconnections.
  8. Bost Melton C. (Hillsboro OR) Gasser Robert A. (Tigard OR) Yang Shi-Ning (Portland OR) Deeter Timothy L. (Portland OR), Method of forming a guard wall to reduce delamination effects.
  9. Mu Xiao-Chun (Saratoga CA) Sivaram Srinivasan (San Jose CA) Gardner Donald S. (Mountain View CA) Fraser David B. (Danville CA), Methods of forming an interconnect on a semiconductor substrate.
  10. Ting Chiu H. (Saratoga CA), Process for fabricating sealed semiconductor chip using silicon nitride passivation film.
  11. Numata Ken (Dallas TX) Houston Kay L. (Richardson TX), Reliability of metal leads in high speed LSI semiconductors using dummy vias.
  12. Harada Shigeru (Hyogo JPX) Endoh Takemi (Hyogo JPX) Ishida Tomohiro (Hyogo JPX), Semiconductor device with bonding pad electrode.

이 특허를 인용한 특허 (32)

  1. Lamorey, Mark C.; Stone, David B., Chamfered corner crackstop for an integrated circuit chip.
  2. Vathulya, Vickram; Sowlati, Tirdad, Combined transistor-capacitor structure in deep sub-micron CMOS for power amplifiers.
  3. Horch, Andrew E., On die RFID tag antenna.
  4. Glidden,Robert M.; Hara,Dennis Kiyoshi; Oliver,Ronald A.; Kuhn,Jay A.; Hyde,John D., RFID tag design with circuitry for wafer level testing.
  5. Hara,Dennis Kiyoshi; Glidden,Robert M., RFID tag with bist circuits.
  6. Hosoda, Tsutomu; Yamanoue, Akira, Semiconductor device.
  7. Nakamura,Makiko, Semiconductor device having a tapered interconnection with insulating material on conductive sidewall thereof within through hole.
  8. Mori, Sadayuki; Minami, Toshifumi, Semiconductor device with fuse.
  9. Motsiff, William T.; Shapiro, Michael J., Semiconductor device with internal heat dissipation.
  10. Selvin, Eric; Seshan, Krishna, Structures to mechanically stabilize isolated top-level metal lines.
  11. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  12. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  13. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  14. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  15. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  16. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  17. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  18. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  19. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  20. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  21. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  22. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  23. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  24. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  25. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  26. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  27. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  28. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  29. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  30. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  31. Hyde,John D.; Glidden,Robert M.; Horch,Andrew Edward; Kuhn,Jay A.; Oliver,Ronald A., Wafer level testing for RFID tags.
  32. Horch,Andrew E., Wireless functional testing of RFID tag.
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