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Preventing backside analysis of an integrated circuit 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-023/535
출원번호 US-0107823 (1998-06-30)
발명자 / 주소
  • Davis Derek L.
출원인 / 주소
  • Intel Corporation
대리인 / 주소
    Blakely, Sokoloff, Taylor & Zafman LLP
인용정보 피인용 횟수 : 4  인용 특허 : 16

초록

An integrated circuit device comprised of a backlapped integrated circuit (IC) and a molding compound. The molding compound is deemed to be secure if it is made of a material which, when tampered, increases the likelihood of damaging a portion of the IC. Otherwise, the molding compound is deemed to

대표청구항

[ What we claim is:] [1.] A secure integrated circuit comprising:a backlapped integrated circuit having a top surface and a bottom surface, the backlapped integrated circuit includes an original set of pads and a redundant set of pads corresponding in number to the original set of pads, each pad of

이 특허에 인용된 특허 (16)

  1. Kumar Niraj (Milpitas CA) Boyle Steven R. (Santa Clara CA), Bonding pad scheme.
  2. Gnadinger Alfred P. (Colorado Springs CO), High density data storage using stacked wafers.
  3. Rouse George V. (Indialantic FL) Reinecke Paul S. (Indialantic FL) McLachlan Craig J. (Melbourne Beach FL), Manufacturing ultra-thin wafer using a handle wafer.
  4. Kei Lau James C. (Torrance CA) Malmgren Richard P. (Castaic CA) Roush Michael (Farmington Hills MI), Massive parallel interconnection attachment using flexible circuit.
  5. Leedy Glenn (1061 E. Mountain Dr. Santa Barbara CA 93108), Method for making an interconnection structure for integrated circuits.
  6. Djennas Frank (Austin TX) Nomi Victor K. (Round Rock TX) Pastore John R. (Leander TX) Reeves Twila J. (Austin TX) Postlethwait Les (Lexington TX), Method for making semiconductor device having no die supporting surface.
  7. Buti Taqi N. (Millbrook NY) Shepard Joseph F. (Hopewell Junction NY), Method for thinning SOI films having improved thickness uniformity.
  8. Reid Lee R. (Plano TX), Method of forming a three dimensional integrated circuit structure.
  9. Hayashi Yoshihiro (Tokyo JPX), Method of stacking semiconductor substrates for fabrication of three-dimensional integrated circuit.
  10. Fjelstad Joseph, Methods for manufacturing a semiconductor package having a sacrificial layer.
  11. Wahlstrom Sven E. (570 Jackson Dr. Palo Alto CA 94303), Multilevel integrated circuits employing fused oxide layers.
  12. Bower Robert W. (Davis CA) Ismail Mohd S. (West Sacramento CA) Roberds Brian E. (West Sacramento CA), Nitrogen based low temperature direct bonding.
  13. Hamburgen William R. (Palo Alto CA) Fitch John S. (Newark CA) Dordi Yezdi N. (Cambridge MA), Paddleless molded plastic semiconductor chip package.
  14. Finnila Ronald M. (Carlsbad CA), Process of manufacturing a three dimensional integrated circuit from stacked SOI wafers using a temporary silicon substr.
  15. Yoneda Yoshiyuki,JPX ; Tsuji Kazuto,JPX, Semiconductor device suitable for testing.
  16. Greenwood John C. (Harlow GB2) Young John M. (Harlow GB2), Thin silicon devices.

이 특허를 인용한 특허 (4)

  1. Knuth,Rosemary; Rousso,John; Chomik,Richard; Cichello,John; Hayes,David; Yoho,Mark; Simer,Jim, Integrated cutting tool for waste disposal method and apparatus.
  2. Leib, Jürgen; Mund, Dietrich, Process of vapor depositing glass layers for wafer-level hermetic encapsulation of electronic modules.
  3. Grawrock, David W., Protection of boot block data and accurate reporting of boot block contents.
  4. Wolters,Robertus Adrianus Maria; De Jongh,Petra Elisabeth; Dekker,Ronald, Semiconductor device with a protective security coating comprising multiple alternating metal layers.
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