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Low resistivity semiconductor barrier layers and manufacturing method therefor 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-024/48
출원번호 US-0166617 (1998-10-05)
발명자 / 주소
  • Lopatin Sergey D.
출원인 / 주소
  • Advanced Micro Devices, Inc.
대리인 / 주소
    Ishimaru
인용정보 피인용 횟수 : 13  인용 특허 : 5

초록

A semiconductor, and manufacturing method therefor, is provided with a barrier/adhesion layer, having cobalt, nickel, or palladium for semiconductors having conductive materials of copper, silver or gold. The barrier/adhesion layer can be alloyed with between about 0.2% and 4% tantalum, molybdenum,

대표청구항

[ The invention claimed is:] [1.] A semiconductor comprising:a semiconductor substrate;a dielectric layer formed on a region of said semiconductor substrate;an opening in said dielectric layer, said opening defined by walls of said dielectric layer and exposes a conductive area in the semiconductor;

이 특허에 인용된 특허 (5)

  1. Olowolafe Johnson O. (Austin TX) Kawasaki Hisao (Austin TX) Lee Chii-Chang (Austin TX), Al-Ni-Cr conductive layer for semiconductor devices.
  2. Brady Michael J. (Brewster NY) Kang Sung K. (Millwood NY) Moskowitz Paul A. (Yorktown Heights NY) Ryan James G. (Essex Junction VT) Reiley Timothy C. (Ridgefield CT) Walton Erick G. (Johnson VT) Bick, Aluminum bump, reworkable bump, and titanium nitride structure for tab bonding.
  3. Hirade Seiji,JPX, Method of manufacturing a laminated wiring structure preventing impurity diffusion therein from N+ and P+ regions in CMO.
  4. Chung Henry W. (Cupertino CA) Yao Tsui Y. (Saratoga CA), Technique for manufacturing interconnections for a semiconductor device by annealing layers of titanium and a barrier ma.
  5. Dubin Valery M. (Cupertino CA) Schacham-Diamand Yosi (Ithaca NY) Zhao Bin (Irvine CA) Vasudev Prahalad K. (Austin TX) Ting Chiu H. (Saratoga CA), Use of cobalt tungsten phosphide as a barrier material for copper metallization.

이 특허를 인용한 특허 (13)

  1. Joffre F. Bernard ; Sergey D. Lopatin, Amorphous and gradated barrier layer for integrated circuit interconnects.
  2. Woo, Christy Mei-Chu; Marathe, Amit P., Barrier metal integrity testing using a dual level line to line leakage testing pattern and partial CMP.
  3. Chen, Ling; Marcadal, Christophe; Yoon, Hyungsuk Alexander, CVD TiSiN barrier for copper integration.
  4. Wen-Kuan Yeh TW; Chih-Yung Lin TW, Copper fuse for integrated circuit.
  5. Howell, Wayne J.; Mendelson, Ronald L.; Motsiff, William T., Copper pad structure.
  6. Lopatin, Sergey; Wang, Fei; Schonauer, Diana; Avanzino, Steven C., Interconnect structure formed in porous dielectric material with minimized degradation and electromigration.
  7. Erik S. Jeng TW; Bi-Ling Chen TW; Chien-Sheng Hsieh TW, Method for fabricating borderless and self-aligned polysilicon and metal contact landing plugs for multilevel interconnections.
  8. Lopatin,Sergey; Shanmugasundram,Arulkumar; Lubomirsky,Dmitry; Pancham,Ian A., Method for forming CoWRe alloys by electroless deposition.
  9. Sergey Lopatin, Method of electrochemical formation of high Tc superconducting damascene interconnect for integrated circuit.
  10. Besser, Paul R.; Zhao, Larry, Method of selectively alloying interconnect regions by deposition process.
  11. Fukiage, Noriaki, Semiconductor device having multilayer interconnection structure and method of making the same.
  12. Feustel, Frank; Letz, Tobias; Peters, Carsten, Semiconductor structure comprising an electrically conductive feature and method of forming a semiconductor structure.
  13. Sergey Lopatin, Superconducting damascene interconnected for integrated circuit.
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