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NTIS 바로가기국가/구분 | United States(US) Patent 등록 |
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국제특허분류(IPC7판) |
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출원번호 | US-0188522 (1998-11-09) |
발명자 / 주소 |
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출원인 / 주소 |
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대리인 / 주소 |
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인용정보 | 피인용 횟수 : 63 인용 특허 : 14 |
A method for a salicide process where S/D silicide contacts are formed in a separate silicide step than the gate silicide contacts. Preferably, TiSi.sub.2 is formed on S/D regions and TiSi.sub.2 or CoSi.sub.2 is formed on Poly electrodes (lines or gates) by etching back a sidewall spacer on the poly
[ What is claimed is:] [1.] A method for fabricating field effect transistors having low sheet resistance gate electrodes comprising the steps of:a) providing a substrate;b) forming shallow trench isolation regions surrounding and electrically isolating device areas;c) forming a gate oxide layer on
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