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NTIS 바로가기국가/구분 | United States(US) Patent 등록 |
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국제특허분류(IPC7판) |
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출원번호 | US-0073223 (1998-05-05) |
우선권정보 | JP0135964 (1997-05-09) |
발명자 / 주소 |
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출원인 / 주소 |
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대리인 / 주소 |
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인용정보 | 피인용 횟수 : 42 인용 특허 : 3 |
A delay circuit based on gate delay enables precise adjustment of a delay value. The delay circuit is composed of a plurality of p-channel transistors and n-channel transistors connected in series which are provided with capabilities that differ, ranging from the transistors closer to a power supply
[ What is claimed is:] [1.] A delay circuit on a semiconductor device, the delay circuit comprising:a plurality of p-channel transistors and a plurality of n-channel transistors connected in series from a high-potential power supply to a low-potential power supply;an input signal being commonly supp
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