$\require{mediawiki-texvc}$

연합인증

연합인증 가입 기관의 연구자들은 소속기관의 인증정보(ID와 암호)를 이용해 다른 대학, 연구기관, 서비스 공급자의 다양한 온라인 자원과 연구 데이터를 이용할 수 있습니다.

이는 여행자가 자국에서 발행 받은 여권으로 세계 각국을 자유롭게 여행할 수 있는 것과 같습니다.

연합인증으로 이용이 가능한 서비스는 NTIS, DataON, Edison, Kafe, Webinar 등이 있습니다.

한번의 인증절차만으로 연합인증 가입 서비스에 추가 로그인 없이 이용이 가능합니다.

다만, 연합인증을 위해서는 최초 1회만 인증 절차가 필요합니다. (회원이 아닐 경우 회원 가입이 필요합니다.)

연합인증 절차는 다음과 같습니다.

최초이용시에는
ScienceON에 로그인 → 연합인증 서비스 접속 → 로그인 (본인 확인 또는 회원가입) → 서비스 이용

그 이후에는
ScienceON 로그인 → 연합인증 서비스 접속 → 서비스 이용

연합인증을 활용하시면 KISTI가 제공하는 다양한 서비스를 편리하게 이용하실 수 있습니다.

Method for forming dual damascene structures 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-021/441
출원번호 US-0137525 (1998-08-21)
발명자 / 주소
  • McTeer Allen
출원인 / 주소
  • Micron Technology, Inc.
대리인 / 주소
    Dickstein Shapiro Morin & Ohinsky LLP
인용정보 피인용 횟수 : 13  인용 특허 : 11

초록 ▼

A method for forming Dual Damascene structures wherein a via is etched to an element to be contacted, a non-photoreactive protective layer is deposited in the via, and an intersecting trench is formed. The protective layer is then removed, together with any residual debris resulting from the trench

대표청구항 ▼

[What is claimed as new and desired to be protected by Letters Patent of the United States is:] [1.]forming a layer of etchable material;removing a portion of said etchable material to form a via;forming a protective layer within and along the bottom of said via, said protective layer protecting sai

이 특허에 인용된 특허 (11)

  1. Kirlin Peter S. ; Van Buskirk Peter C., Chemical mechanical polishing of FeRAM capacitors.
    상세보기
  2. Ireland Philip J. (Nampa ID), Double mask process for forming trenches and contacts during the formation of a semiconductor memory device.
    상세보기
  3. Nguyen Tue ; Hsu Sheng Teng, Low resistance contact between integrated circuit metal levels and method for same.
    상세보기
  4. Nishii Katsunori (Hirakata JPX), Method of fabricating a fine structure electrode.
    상세보기
  5. Givens John H., Method of forming contact vias and interconnect channels in a dielectric layer stack with a single mask.
    상세보기
  6. Dennison Charles H. (Boise ID) Doan Trung T. (Boise ID), Method of making self aligned contacts to silicon substrates during the manufacture of integrated circuits.
    상세보기
  7. Park Byung-Sun (Yusong-ku KRX) Oh Yong-Ho (Joong-ku KRX) Choi Sang-Soo (Yusong-ku KRX) Yoo Hyung-Joun (Yusong-ku KRX), Photomask for forming T-gate electrode of the semiconductor device.
    상세보기
  8. Park Byung-Sun (Yusong-ku KRX) Oh Yong-Ho (Joong-ku KRX) Choi Sang-Soo (Yusong-ku KRX) Yoo Hyung-Joun (Yusong-ku KRX), Photomask for t-gate formation and process for fabricating the same.
    상세보기
  9. Cronin John E. (Milton VT) Farrar ; Sr. Paul A. (Burlington VT) Geffken Robert M. (Burlington VT) Guthrie William H. (Essex Junction VT) Kaanta Carter W. (Colchester VT) Previti-Kelly Rosemary A. (Ri, Plural level chip masking.
    상세보기
  10. Dennison Charles H. (Boise ID), Semiconductor electrical interconnection methods.
    상세보기
  11. Dalal Hormazdyar M. ; Nguyen Du Binh ; Rathore Hazara S., Sub-half-micron multi-level interconnection structure and process thereof.
    상세보기

이 특허를 인용한 특허 (13)

  1. Lamb, III, James E.; Shao, Xie, Crosslinkable fill compositions for uniformly protecting via and contact holes.
    상세보기
  2. Coolbaugh, Douglas D.; Downes, Keith E.; Lindgren, Peter J.; Stamper, Anthony K., Dual-damascene process to fabricate thick wire structure.
    상세보기
  3. Coolbaugh, Douglas D.; Downes, Keith E.; Lindgren, Peter J.; Stamper, Anthony K., Dual-damascene process to fabricate thick wire structure.
    상세보기
  4. Coolbaugh, Douglas D.; Downes, Keith E.; Lindgren, Peter J; Stamper, Anthony K., Dual-damascene process to fabricate thick wire structure.
    상세보기
  5. James E. Lamb, III ; Xie Shao, Fill material for dual damascene processes.
    상세보기
  6. Lamb, III,James E.; Shao,Xie, Fill material for dual damascene processes.
    상세보기
  7. Goswami, Jaydeb; McTeer, Allen, Low-resistance interconnects and methods of making same.
    상세보기
  8. Goswami, Jaydeb; McTeer, Allen, Low-resistance interconnects and methods of making same.
    상세보기
  9. Tsujimoto, Hiroshi, Method and apparatus for manufacturing semiconductor device, control program and computer storage medium.
    상세보기
  10. Zhang, Liping; Baklanov, Mikhail, Method for producing an integrated circuit including a metallization layer comprising low K dielectric material.
    상세보기
  11. McTeer, Allen, System and method for sputtering a tensile silicon nitride film.
    상세보기
  12. Li, SiYi; Sadjadi, S. M. Reza; Pirkle, David R.; Lassig, Steve; Kang, Sean; Pohray, Vinay; Cirigliano, Peter, Trench etch process for low-k dielectrics.
    상세보기
  13. Robert Tsu ; Qi-Zhong Hong ; William R. Mckee, Yield improvement of dual damascene fabrication through oxide filling.
    상세보기

관련 콘텐츠

섹션별 컨텐츠 바로가기

AI-Helper ※ AI-Helper는 오픈소스 모델을 사용합니다.

AI-Helper 아이콘
AI-Helper
안녕하세요, AI-Helper입니다. 좌측 "선택된 텍스트"에서 텍스트를 선택하여 요약, 번역, 용어설명을 실행하세요.
※ AI-Helper는 부적절한 답변을 할 수 있습니다.

선택된 텍스트

맨위로