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High-speed SRAM having a stable cell ratio 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • G11C-016/04
출원번호 US-0521965 (2000-03-09)
우선권정보 JP0062924 (1999-03-10)
발명자 / 주소
  • Takahashi Hiroyuki,JPX
출원인 / 주소
  • NEC Corpoartion, JPX
대리인 / 주소
    Young & Thompson
인용정보 피인용 횟수 : 27  인용 특허 : 0

초록 ▼

A SRAM includes four-transistor memory cells each operating in a data hold mode using an off-leak current supplied from a digit line through a transfer transistor in an off-state. The cell ratio of the memory cell is determined by a reference voltage which has un-uniformity corresponding to un-unifo

대표청구항 ▼

[ What is claimed is:] [1.]1. A SRAM comprising a plurality of memory cells arranged in a matrix and each including a pair of transfer transistors and a pair of driver transistors operatively connected for storing a cell data on a pair of internal nodes, a word line disposed for each row of said mem

이 특허를 인용한 특허 (27)

  1. Marr Ken W., Bias generator for a four transistor load less memory cell.
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  2. Zhang, Kevin X.; Wei, Ligiong, Biasing technique for a high density SRAM.
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  3. Zhang, Kevin X.; Wei, Liqiong, Biasing technique for a high density SRAM.
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  4. Afghahi, Morteza Cyrus, Dense content addressable memory cell.
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  5. Afghahi, Morteza Cyrus, Dense content addressable memory cell.
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  6. Takahashi, Hiroyuki, Logic circuit and word-driver circuit.
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  7. Ken W. Marr, Memory structure utilizing four transistor load less memory cells and a bias generator.
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  8. Ken W. Marr, Memory structure utilizing four transistor load less memory cells and a bias generator.
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  9. Ken W. Marr, Method of controlling the conduction of the access transistors of a load less, four transistor memory cell.
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  10. Ken W. Marr, Method of regulating a voltage difference between a word line and a digit line of a load less, four transistor memory cell.
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  11. Kondo, Mamoru, Off-leak current cancel circuit.
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  12. Ferrant, Richard J.; Chan, Tsiu C., Random access memory cell and method for fabricating same.
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  13. Ferrant, Richard J.; Chan, Tsiu C., Random access memory cell and method for fabricating same.
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  14. Ferrant,Richard J.; Chan,Tsin C., Random access memory cell and method for fabricating same.
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  15. Zampaglione, Michael Anthony; Tooher, Michael, SRAM leakage reduction circuit.
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  16. Zampaglione, Michael Anthony; Tooher, Michael, SRAM leakage reduction circuit.
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  17. Zampaglione, Michael Anthony; Tooher, Michael, SRAM leakage reduction circuit.
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  18. Yamashita,Hiroki; Yagyu,Masayoshi; Yuuki,Fumio; Kawashimo,Tatsuya, Semiconductor integrated circuit and magnetic storage device using the same.
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  19. Tsukude, Masaki, Semiconductor memory device.
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  20. Nii, Koji; Ohbayashi, Shigeki; Tsukamoto, Yasumasa; Yabuuchi, Makoto, Semiconductor memory device for stably reading and writing data.
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  21. Nii, Koji; Ohbayashi, Shigeki; Tsukamoto, Yasumasa; Yabuuchi, Makoto, Semiconductor memory device for stably reading and writing data.
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  22. Nii, Koji; Ohbayashi, Shigeki; Tsukamoto, Yasumasa; Yabuuchi, Makoto, Semiconductor memory device for stably reading and writing data.
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  23. Nii, Koji; Ohbayashi, Shigeki; Tsukamoto, Yasumasa; Yabuuchi, Makoto, Semiconductor memory device for stably reading and writing data.
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  24. Nii, Koji; Ohbayashi, Shigeki; Tsukamoto, Yasumasa; Yabuuchi, Makoto, Semiconductor memory device for stably reading and writing data.
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  25. Nii, Koji; Ohbayashi, Shigeki; Tsukamoto, Yasumasa; Yabuuchi, Makoto, Semiconductor memory device with adjustable selected word line potential under low voltage condition.
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  26. Miwa, Tohru; Toyoshima, Hideo, Shadow RAM cell using a ferroelectric capacitor.
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  27. Miwa, Tohru; Toyoshima, Hideo, Shadow ram cell using a ferroelectric capacitor.
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