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특허 상세정보

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Parity insertion with precoder feedback in a PRML read channel

특허상세정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판) G06F-011/10   
미국특허분류(USC) 714/800 ; 714/801 ; 714/799
출원번호 US-0215982 (1998-12-18)
발명자 / 주소
  • McClellan Brett
  • Leung Michael
  • Fu Leo
  • Jeon Taehyun
출원인 / 주소
  • Texas Instruments Incorporated
대리인 / 주소
    Swayze, Jr.
인용정보 피인용 횟수 : 12  인용 특허 : 4
초록

A circuit for inserting a parity signal into a data stream, including a precoder circuit to precode the data stream to be written on a medium by generating a precoded data stream; a parity circuit to generate a parity signal based on said data stream at a predetermined time; and an insertion circuit to insert said parity signal into said precoded data stream.

대표
청구항

[ What is claimed is:] [1.]1. A circuit for inserting a parity signal into a data stream, comprising:a precoder circuit to precode the data stream to be written on a medium by generating a precoded data stream;a parity circuit to generate a parity signal based on said precoded data stream at a predetermined time; andan insertion circuit to insert said parity signal into said precoded data stream, wherein said precoder circuit includes a feedback circuit based on the output of said insertion circuit.

이 특허에 인용된 특허 (4)

  1. Citta Richard W. (Oak Park IL), HDTV transmission system with reduced NTSC co-channel interference.
  2. Heegard Chris (Ithaca NY), Rotationally invariant trellis coding incorporating transparent binary convolutional codes.
  3. Reed David E. ; Foland ; Jr. William R. ; Bliss William G. ; Behrens Richard T. ; Sundell Lisa C., Sampled amplitude read channel employing interpolated timing recovery and a remod/demod sequence detector.
  4. Zukowski Charles (Yorktown Heights NY), Time-division-multiplexed data transmission system.

이 특허를 인용한 특허 (12)

  1. Hirano, Akihiko; Mita, Seiichi; Watanabe, Yoshiju, Decoding apparatus and decoding method.
  2. Hirano,Akihiko; Mita,Seiichi; Watanabe,Yoshiju, Decoding apparatus and decoding method.
  3. Park,Jihoon; Moon,Jaekyun, Error detection using codes targeted to prescribed error types.
  4. Nazari, Nersi; Vityaev, Andrei, Method and apparatus for encoding data incorporating check bits and maximum transition run constraint.
  5. Lisa Fredrickson ; Vladimir Kovner, Method and apparatus for identifying errors in a detected sequence of values.
  6. Shi,Tong, Method and apparatus for selecting equalization targets.
  7. Roberts, Kim B.; Oberhammer, Wolfgang W., Method and system for estimating error rate of a communication channel over a wide dynamic range.
  8. Seery, James W., Parity bit extraction and insertion arrangement for a data system.
  9. Siegel, Paul H.; Öberg, Mats, Parity check outer code and runlength constrained outer code usable with parity bits.
  10. Siegel,Paul H.; Oberg,Mats, Parity check outer code and runlength constrained outer code usable with parity bits.
  11. Siegel,Paul H.; 횜berg,Mats, Parity check outer code and runlength constrained outer code usable with parity bits.
  12. Yonenaga, Kazushige; Yoneyama, Mikio; Murata, Koichi; Miyamoto, Yutaka, Precoding circuit and precoding-mulitplexing circuit for realizing very high transmission rate in optical fiber communication.

IPC 상위 출원인