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Formation of electrical contacts to conductive elements in the fabrication of semiconductor integrated circuits 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-021/476.3
출원번호 US-0252697 (1999-02-18)
발명자 / 주소
  • McTeer Allen
출원인 / 주소
  • Micron Technology, Inc.
대리인 / 주소
    Dickstein Shapiro Morin & Oshinsky LLP
인용정보 피인용 횟수 : 17  인용 특허 : 10

초록

A method of fabricating a contact for electrical connection to a conductive element of an integrated circuit includes partially forming a via in a layer over the conductive element. The via can be defined by an opening in a photoresist pattern. The photoresist pattern is removed prior to exposure of

대표청구항

[ What is claimed is:] [1.]1. A method of fabricating a contact for electrical connection to a conductive element of an integrated circuit, the method comprising:partially forming a via in a layer over the conductive element, wherein the via is defined by an opening in a photoresist pattern;removing

이 특허에 인용된 특허 (10)

  1. Yu Allen S. ; Steffan Paul J. ; Scholer Thomas Charles, Dual damascene process using high selectivity boundary layers.
  2. Avanzino Steven ; Gupta Subhash ; Klein Rich ; Luning Scott D. ; Lin Ming-Ren, Dual damascene with a sacrificial via fill.
  3. Teong Su-Ping (Singapore SGX), Etch stop for copper damascene process.
  4. van Laarhoven Josephus M. F. G. (Eindhoven NLX) de Bruin Leendert (Eindhoven NLX) van Arendonk Anton P. M. (Eindhoven NLX), Method of enabling electrical connection to a substructure forming part of an electronic device.
  5. Venkatraman Ramnath ; Weitzman Elizabeth J. ; Fiordalice Robert W., Method of forming an interconnect structure.
  6. Chang Kenneth (Hopewell Junction NY) Cosman David C. (Newburgh NY) Gartner Helmut M. (Wappingers Falls NY) Hoeg ; Jr. Anthony J. (Wappingers Falls NY), Method of forming thin film interconnection systems.
  7. Zhao Bin, Method of making a damascene metallization.
  8. Mu Xiao-Chun (Saratoga CA) Sivaram Srinivasan (San Jose CA) Gardner Donald S. (Mountain View CA) Fraser David B. (Danville CA), Methods of forming an interconnect on a semiconductor substrate.
  9. Kanamori Jun (Tokyo JPX), Semiconductor device multilayer metal layer structure including conductive migration resistant layers.
  10. Huang Richard J. (Milpitas CA) Hui Angela (Milpitas CA) Cheung Robin (Cupertino CA) Chang Mark (Los Altos CA) Lin Ming-Ren (Cupertino CA), Simplified dual damascene process for multi-level metallization and interconnection structure.

이 특허를 인용한 특허 (17)

  1. Abbott, Todd R., Conductive structure for microelectronic devices and methods of fabricating such structures.
  2. Abbott,Todd R., Conductive structure for microelectronic devices and methods of fabricating such structures.
  3. Chang, Chih-Fu; Huang, Yu-Chun, Method for forming a tapered dual damascene via portion with improved performance.
  4. Li, Rui; Neo, Chin Chuan; Cong, Hai, Method of forming a via contact.
  5. Weston,Donald F.; Dauksher,William J.; Le,Ngoc V., Plasma etch process for multilayer vias having an organic layer with vertical sidewalls.
  6. Abbott,Todd R., Semiconductor damascene trench and methods thereof.
  7. Abbott,Todd R., Semiconductor damascene trench and methods thereof.
  8. Kim, Sung Moo, Semiconductor devices and methods of manufacturing the same.
  9. Hill,Rodney; Torres,Victor M.; Foote, Jr.,Richard W., System and method for faceting via top corners to improve metal fill.
  10. McTeer, Allen, System and method for sputtering a tensile silicon nitride film.
  11. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  12. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  13. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  14. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  15. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  16. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  17. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
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