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Controlling an etching process of multiple layers based upon thickness ratio of the dielectric layers 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-021/476.3
  • H01L-021/302
  • H01L-021/461
출원번호 US-0412215 (1999-10-05)
발명자 / 주소
  • Campbell William Jarrett
출원인 / 주소
  • Advanced Micron Devices, Inc.
대리인 / 주소
    Williams, Morgan & Amerson, P.C.
인용정보 피인용 횟수 : 3  인용 특허 : 11

초록

The present invention is directed to a method of forming conductive interconnections in an integrated circuit device. In one embodiment, the method comprises forming a dielectric stack comprised of multiple layers, and determining a thickness ratio of the layers of the stack. The method further comp

대표청구항

[ What is claimed:] [1.]1. A method, comprising:forming a dielectric stack comprised of multiple layers;determining a thickness ratio of said layers of said dielectric stack;determining an etching process to be performed on said dielectric stack to define an opening in said dielectric stack for a co

이 특허에 인용된 특허 (11)

  1. Jeng Shwu-Jen (Wappingers Falls NY) Natzle Wesley C. (Wappingers Falls NY) Yu Chienfan (Highland Mills NY), Device and method for accurate etching and removal of thin film.
  2. Yu Chen-Hua Douglas,TWX ; Jang Syun Ming,TWX, Dual damascene patterned conductor layer formation method without etch stop layer.
  3. Chan Lap (Astor Green SGX) Chooi Simon (Singapore SGX), Electrical test structure to quantify microloading after plasma dry etching of metal film.
  4. Ross Alexander (Ayr GB6), Etching depth monitor.
  5. Tseng Horng-Huei (Hsinchu TWX), Method for forming a DRAM capacitor.
  6. Givens John H., Method of forming contact vias and interconnect channels in a dielectric layer stack with a single mask.
  7. Morozumi Yukio (Suwa JPX), Method of manufacturing a microelectronic interlayer dielectric structure.
  8. Pfiester James R. (Austin TX) Hayden James D. (Austin TX), Semiconductor memory cell.
  9. Grill Alfred ; Saenger Katherine Lynn, Structure and fabrication method for stackable, air-gap-containing low epsilon dielectric layers.
  10. Beasom James Douglas, Trench MOS gate device.
  11. Moslehi Mehrdad M., Ultra high-speed chip semiconductor integrated circuit interconnect structure and fabrication method using free-space dielectrics.

이 특허를 인용한 특허 (3)

  1. Sandhu, Gurtej S.; Rueger, Neal R., Integrated circuit inspection system.
  2. Sandhu, Gurtej S.; Rueger, Neal R., Integrated circuit inspection system.
  3. Bojarczuk, Jr., Nestor A.; Cartier, Eduard A.; Copel, Matthew W.; Guha, Supratik, Method for forming dielectric stack without interfacial layer.
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