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NTIS 바로가기국가/구분 | United States(US) Patent 등록 |
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국제특허분류(IPC7판) |
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출원번호 | US-0593210 (2000-06-14) |
우선권정보 | JP0166811 (1999-06-14) |
발명자 / 주소 |
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출원인 / 주소 |
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대리인 / 주소 |
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인용정보 | 피인용 횟수 : 40 인용 특허 : 4 |
In a semiconductor memory having a redundancy circuit, when a defective cell is replaced with a redundancy cell, activation of a normal word line is retarded until it is judged whichever of a redundancy word line and a normal word line should be activated. The semiconductor memory has address pre-de
[ What is claimed is:] [1.]1. A semiconductor memory device, comprising:a plurality of normal memory cells;a plurality of redundancy memory cells;a plurality of normal word lines connected to said normal memory cells;a plurality of redundancy word lines connected to said redundancy memory cells and
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