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Method of planarization 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-021/302
출원번호 US-0247749 (1999-02-09)
우선권정보 TW7118921 (1998-11-16)
발명자 / 주소
  • Niu Pao-Kang,TWX
  • Lee Chang-Sheng,TWX
  • Lin Bih-Tiao,TWX
  • Lee Sen-Nan,TWX
출원인 / 주소
  • Worldwide Semiconductor Manufacturing Corp., TWX
대리인 / 주소
    Thomas, Kayden, Horstemeyer & Risley, LLP
인용정보 피인용 횟수 : 3  인용 특허 : 9

초록

A method for planarizing a semiconductor wafer. An insulation layer is formed over the wafer. A spin-on-glass layer is coated over the insulation layer. Subsequently, the spin-on-glass layer is baked to smooth out its upper surface. A chemical-mechanical polishing process is carried out to planarize

대표청구항

[ What is claimed is:] [1.]1. A method for planarization, comprising the steps of:providing a semiconductor wafer;forming an insulation layer over the semiconductor wafer;coating a spin-on-glass layer over the insulation layer;baking the spin-on-glass layer at a temperature between about 100 and abo

이 특허에 인용된 특허 (9)

  1. Chen Lai-Tuh,TWX, Chemical-mechanical polishing (CMP) apparatus.
  2. Adrian Ng Choon Seng (Singapore SGX), Formation of a metal via structure from a composite metal layer.
  3. Allman Derryl D. J. (Colorado Springs CO) Fuchs Kenneth P. (Colorado Springs CO), Global planarization using SOG and CMP.
  4. Jang Syun-Ming (Hsin-chu TWX) Yu Chen-Hua (Hsin-chu TWX), Method for forming polish stop layer for CMP process.
  5. Dawson Robert (Austin TX), Method for planarizing an integrated circuit topography.
  6. Kim Sung C. (Boise ID) Meikle Scott (Boise ID), Method for shaping features of a semiconductor structure using chemical mechanical planarization (CMP).
  7. Nakano Tadashi (Chiba JPX) Sato Nobuyoshi (Chiba JPX) Ohta Tomohiro (Chiba JPX) Yamamoto Hiroshi (Tokyo JPX), Method of chemical mechanical polishing planarization of an insulating film using an etching stop.
  8. Matsumoto Yasuhiko,JPX, Method of manufacturing a semiconductor device with flattened multi-layer wirings.
  9. Matsuda Tetsuo (Poughkeepsie NY) Okumura Katsuya (Poughkeepsie NY), Method of planarizing a semiconductor workpiece surface.

이 특허를 인용한 특허 (3)

  1. Hara, Takeshi; Nishiki, Hirohiko; Ochi, Hisao; Aita, Tetsuya; Okabe, Tohru; Nakano, Yuya, Active matrix substrate, and display panel.
  2. Frohberg, Kai; Bau, Sandra; Groschopf, Johannes, Method for reducing polish-induced damage in a contact structure by forming a capping layer.
  3. Hadizad, Peyman, Vertical compound semiconductor field effect transistor structure.
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