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Lead configurations 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-023/48
출원번호 US-0531051 (2000-03-20)
발명자 / 주소
  • Di Stefano Thomas
  • Smith John W.
출원인 / 주소
  • Tessera, Inc.
대리인 / 주소
    Lerner, David, Littenberg, Krumholz & Mentlik, LLP
인용정보 피인용 횟수 : 23  인용 특허 : 10

초록 ▼

A microelectronic assembly includes two microelectronic elements and a number of lead elements connecting the microelectronic elements. Each lead element has two elongated, flexible leads connected to the microelectronic elements at tip ends and connected to each other at terminal ends. The tip ends

대표청구항 ▼

[ What is claimed is:] [1.]1. A microelectronic assembly comprising:first and second microelectronic elements having horizontal surfaces facing toward one another, and a plurality of lead elements disposed between said surfaces, each said lead element including:a first elongated, flexible lead havin

이 특허에 인용된 특허 (10)

  1. Burns Carmen D. (Austin TX), Bus communication system for stacked high density integrated circuit packages.
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  2. DiStefano Thomas H. (Monte Sereno CA) Smith John W. (Palo Alto CA), Compliant thermal connectors and assemblies incorporating the same.
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  3. Matsumoto Kunio (Yokohama JPX) Oshima Muneo (Yokohama JPX) Sakaguchi Suguru (Chigasaki JPX), Connecting structure for electronic part and method of manufacturing the same.
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  4. Difrancesco Louis (Hayward CA), Electrical interconnect using particle enhanced joining of metal surfaces.
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  5. Grabbe Dimitry G. (Middletown PA), High density electrical connector system.
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  6. Katsu Tomoji (Kitakatsuragi JPX) Shimada Keiji (Kitakatsuragi JPX) Yoshioka Hideki (Nara JPX), Interconnector and electronic device element with the interconnector.
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  7. Ueda Tetsuya (Itami JPX) Tachikawa Toru (Itami JPX) Takehara Masataka (Itami JPX), Modular semiconductor device.
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  8. Hatakeyama Atsushi (Kawasaki JPX) Baba Fumio (Kawasaki JPX) Kasai Junichi (Kawasaki JPX) Sato Mitsutaka (Kawasaki JPX), Semiconductor device having a plurality of chips having identical circuit arrangement sealed in package.
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  9. Weidmann Klaus (Kronberg DEX) Bickel Martin (Bad Homburg DEX) Gunzler-Pukall Volkmar (Marburg DEX), Sulfonamidocarbonylpyridine-2-carboxamides and pyridine-n-oxides which are useful as pharmaceuticals.
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  10. Sponaugle Roger (Logan UT) Rainey Robert R. (North Ogden UT), Surface mount device with compensation for thermal expansion effects.
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이 특허를 인용한 특허 (23)

  1. Lee, Jin-Yuan; Huang, Ching-Cheng; Lin, Mou-Shiung, Chip package.
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  2. Lee, Jin-Yuan; Lin, Eric, Circuit component with conductive layer structure.
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  3. Mess, Leonard E., Encapsulation method in a molding machine for an electronic device.
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  4. Bernstein, Gary H.; Fay, Patrick; Porod, Wolfgang; Liu, Qing, Inter-chip communication.
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  5. Bernstein, Gary H.; Fay, Patrick; Porod, Wolfgang; Liu, Qing, Inter-chip communication.
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  6. Bernstein, Gary H.; Fay, Patrick; Porod, Wolfgang; Lui, Qing, Inter-chip communication.
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  7. Bernstein, Gary H.; Fay, Patrick; Porod, Wolfgang; Liu, Qing, Interconnect packaging systems.
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  8. Kwang, Chua Swee; Poo, Chia Yong, Method for fabricating semiconductor packages with discrete components.
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  9. Lee, Jin-Yuan; Huang, Ching-Cheng; Lin, Mou-Shiung, Method of fabricating chip package.
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  10. Lee, Jin-Yuan; Chen, Ying-Chih; Lin, Mou-Shiung, Method of wire bonding over active area of a semiconductor circuit.
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  11. Lee, Jin-Yuan; Chen, Ying-Chih; Lin, Mou-Shiung, Method of wire bonding over active area of a semiconductor circuit.
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  12. Lee, Jin-Yuan; Chen, Ying-Chih; Lin, Mou-Shiung, Method of wire bonding over active area of a semiconductor circuit.
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  13. Lee, Jin-Yuan; Chen, Ying-Chih; Lin, Mou-Shiung, Method of wire bonding over active area of a semiconductor circuit.
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  14. Lee, Jin-Yuan; Chen, Ying-Chih; Lin, Mou-Shiung, Method of wire bonding over active area of a semiconductor circuit.
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  15. Lee, Jin-Yuan; Chen, Ying-chih, Method of wire bonding over active area of a semiconductor circuit.
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  16. Leonard E. Mess, Methods for ball grid array (BGA) encapsulation mold.
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  17. Lin, Mou-Shiung; Peng, Bryan, Multiple chips bonded to packaging structure with low noise and multiple selectable functions.
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  18. Hall, Douglas C.; Howard, Scott; Hoffman, Anthony; Bernstein, Gary H.; Kulick, Jason M., Quilt packaging system with interdigitated interconnecting nodules for inter-chip alignment.
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  19. Lin, Mou-Shiung; Chou, Chiu-Ming, Semiconductor chip and method for fabricating the same.
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  20. Kwang, Chua Swee; Poo, Chia Yong, Semiconductor package having die with recess and discrete component embedded within the recess.
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  21. Kwang, Chua Swee; Poo, Chia Yong, Stacked semiconductor package having discrete components.
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  22. Lee, Jin-Yuan; Huang, Ching-Cheng; Lin, Mou-Shiung, Structure and manufacturing method of chip scale package.
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  23. Lee, Jin-Yuan; Huang, Ching-Cheng; Lin, Mou-Shiung, Structure and manufacturing method of chip scale package.
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