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Parity insertion with precoder feedback in a read channel 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • G06F-011/00
  • H03M-013/00
  • H03M-013/03
  • G11C-029/00
출원번호 US-0231480 (1999-01-14)
발명자 / 주소
  • McClellan Brett
  • Leung Michael
  • Fu Leo
  • Jeon Taehyun
출원인 / 주소
  • Texas Instruments Incorporated
대리인 / 주소
    Swayze, Jr.
인용정보 피인용 횟수 : 29  인용 특허 : 11

초록 ▼

A circuit for inserting a parity signal into a data stream, including a precoder circuit to precode the data stream to be written on a medium by generating a precoded data stream; a parity circuit to generate a parity signal based on said data stream at a predetermined time; and an insertion circuit

대표청구항 ▼

[ What is claimed is:] [1.]1. A circuit for inserting a parity signal into a data stream, comprising:a precoder circuit to precode the data stream to be written on a medium by generating a precoded data stream;a parity circuit to generate a parity signal based on said precoded data stream at a prede

이 특허에 인용된 특허 (11)

  1. Van Gestel Wilhelmus J. (Eindhoven NLX), Arrangement for recording clock run-in codewords at the beginning of a track on a magnetic record carrier.
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  2. Jaquette Glen Alan ; Washburn Gordon Leon, ECC in memory arrays having subsequent insertion of content.
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  3. Hobson Warren J. (Winchester GB2) Gold Martin P. (Eastleigh GB2), Error protection for VLC coded data.
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  4. Bryans Mark A. (Dallas TX) Cline James H. (Allen TX) Frazee Francis B. (Plano TX) Lehman Lark E. (Colorado Springs CO), High speed serial data link.
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  5. Harris Gwendolyn K. (Ottawa CAX), High speed telecommunication system using a novel line code.
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  6. Bailey Guy R. (602 Twin Brook Pkwy. Rockville MD 20851) Bailey Angel F. (602 Twin Brook Pkwy. Rockville MD 20851), Method and apparatus for converting data in a binary format.
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  7. Whittaker Bruce Ernest, Multi set cache structure having parity RAMs holding parity bits for tag data and for status data utilizing prediction c.
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  8. Reed David E. ; Bliss William G., Parity channel code for enhancing the operation of a remod/demod sequence detector in a d=1 sampled amplitude read channel.
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  9. Fisher Kevin D. ; Fitzpatrick James, Rate 24/25 modulation code for PRML recording channels.
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  10. Karabed Razmik ; Nazari Nersi, System and method for encoding data such that after precoding the data has a pre-selected parity structure.
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  11. Enari Masahiko,JPX ; Shikakura Akihiro,JPX, Variable length encoding of image data.
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이 특허를 인용한 특허 (29)

  1. Palmer, Robert E., Adaptive equalization using correlation of data patterns with errors.
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  2. Palmer, Robert E., Adaptive equalization using correlation of edge samples with data patterns.
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  3. Palmer, Robert E., Adaptive equalization using correlation of edge samples with data patterns.
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  4. Palmer, Robert E., Adaptive equalization using correlation of edge samples with data patterns.
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  5. Palmer, Robert E., Adaptive equalization using correlation of edge samples with data patterns.
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  6. Cideciyan, Roy D.; Dholakia, Ajay; Eleftheriou, Evangelos S.; Mittelholzer, Thomas, Data storage systems.
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  7. Hirano, Akihiko; Mita, Seiichi; Watanabe, Yoshiju, Decoding apparatus and decoding method.
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  8. Hirano,Akihiko; Mita,Seiichi; Watanabe,Yoshiju, Decoding apparatus and decoding method.
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  9. Park,Jihoon; Moon,Jaekyun, Error detection using codes targeted to prescribed error types.
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  10. Cideciyan, Roy D.; Coker, Jonathan D.; Eleftheriou, Evangelos S.; Galbraith, Richard L.; Stanek, Dave James, Maximum transition run encoding and decoding systems.
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  11. Nazari, Nersi; Vityaev, Andrei, Method and apparatus for encoding data incorporating check bits and maximum transition run constraint.
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  12. Roberts, Kim B.; Oberhammer, Wolfgang W., Method and system for estimating error rate of a communication channel over a wide dynamic range.
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  13. Chaichanavong, Panu; Burd, Gregory, Methods and apparatus for identification of likely errors in data blocks.
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  14. Farjad-Rad, Ramin, Methods and circuits for adaptive equalization.
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  15. Farjad-Rad, Ramin, Methods and circuits for adaptive equalization.
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  16. Farjad-Rad, Ramin, Methods and circuits for adaptive equalization.
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  17. Farjad-Rad, Ramin, Methods and circuits for adaptive equalization.
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  18. Siegel, Paul H.; Öberg, Mats, Parity check outer code and runlength constrained outer code usable with parity bits.
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  19. Siegel,Paul H.; Oberg,Mats, Parity check outer code and runlength constrained outer code usable with parity bits.
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  20. Siegel,Paul H.; 횜berg,Mats, Parity check outer code and runlength constrained outer code usable with parity bits.
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  21. Lee, Hae-Chang; Zerbe, Jared L.; Werner, Carl William, Phase control block for managing multiple clock domains in systems with frequency offsets.
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  22. Lee, Hae-Chang; Zerbe, Jared L.; Werner, Carl William, Phase control block for managing multiple clock domains in systems with frequency offsets.
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  23. Lee, Hae-Chang; Zerbe, Jared L.; Werner, Carl William, Phase control block for managing multiple clock domains in systems with frequency offsets.
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  24. Lee, Hae-Chang; Zerbe, Jared LeVan; Werner, Carl William, Phase control block for managing multiple clock domains in systems with frequency offsets.
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  25. Lee, Hae-Chang; Leibowitz, Brian; Kim, Jaeha; Savoj, Jafar, Receiver with enhanced clock and data recovery.
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  26. Lee, Hae-Chang; Leibowitz, Brian; Kim, Jaeha; Savoj, Jafar, Receiver with enhanced clock and data recovery.
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  27. Lee, Hae-Chang; Leibowitz, Brian; Kim, Jaeha; Savoj, Jafar, Receiver with enhanced clock and data recovery.
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  28. Hassner, Martin Aureliano; Rezzi, Francesco; Trager, Barry Marshall, System and method for error correction of digitized phase signals from MR/GMR head readback waveforms.
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  29. Argon, Cenk; Tsang, Kinhing P.; Kuznetsov, Alexander V., System for precoding parity bits to meet predetermined modulation constraints.
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