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NTIS 바로가기국가/구분 | United States(US) Patent 등록 |
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국제특허분류(IPC7판) |
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출원번호 | US-0583963 (2000-05-31) |
발명자 / 주소 |
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출원인 / 주소 |
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대리인 / 주소 |
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인용정보 | 피인용 횟수 : 24 인용 특허 : 4 |
A method of minimizing RIE lag (i.e., the neutral and ion fluxes at the bottom of a deep trench (DT) created during the construction of the trench opening using a side wall film deposition)) in DRAMs having a large aspect ratio (i.e., <30:1) is described. The method forms a passivation film to the e
[ Having thus described the invention, what is claimed as new and desired to secure by Letters Patent is as Follows:] [1.]1. A method of etching high aspect ratio trenches in a semiconductor device comprising the steps of:depositing a hardmask on a substrate;patterning said hardmask;using said hardm
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