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NTIS 바로가기국가/구분 | United States(US) Patent 등록 |
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국제특허분류(IPC7판) |
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출원번호 | US-0307629 (1999-05-07) |
발명자 / 주소 |
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출원인 / 주소 |
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인용정보 | 피인용 횟수 : 52 인용 특허 : 16 |
The present invention discloses a method of forming CMOS transistors with self-aligned planarization twin-well by using fewer mask counts. After a silicon nitride layer is formed over a first pad oxide layer on a semiconductor substrate, an N-well region is defined by first implanting in the semicon
[ What is claimed is:] [1.]1. A method of forming a twin-well CMOS (Complementary Metal-Oxide-Semiconductor) transistor with reducing masks, said method comprising the steps of:forming a first pad oxide layer on a semiconductor substrate;forming a nitride layer on said first pad oxide layer;patterni
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