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Semiconductor device and method for manufacturing the same 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-021/44
출원번호 US-0524690 (2000-03-14)
우선권정보 JP0317342 (1999-11-10)
발명자 / 주소
  • Yoshizawa Shunichi,JPX
출원인 / 주소
  • Nippon Steel Corporation, JPX
대리인 / 주소
    Connolly Bove Lodge & Hutz
인용정보 피인용 횟수 : 29  인용 특허 : 6

초록

Semiconductor device and method for manufacturing the same prevent the spread of a tungsten film out of an opening portion of a contact hole when the tungsten is grown in the contact hole and avoid inferior wiring shape and inter-wiring shirt-circuit. After a titanium/titanium nitride film is formed

대표청구항

[ What is claimed is:] [1.]1. A method for manufacturing a semiconductor device having an insulation film, comprising the steps of:forming a contact hole in said insulation film;forming a first conductive film on a surface of said semiconductor device including an inner surface of said contact hole;

이 특허에 인용된 특허 (6)

  1. Fujita Tsutomu (Hirakata JPX) Kakiuchi Takao (Takarazuka JPX) Yamamoto Hiroshi (Neyagawa JPX) Tanimura Shoichi (Hirakata JPX), Method for filling contact hole.
  2. Nakata Rempei (Tokyo JPX), Method for forming a metal electrical connector to a surface of a semiconductor device adjacent a sidewall of insulation.
  3. Yamamoto Hiroshi (Chiba JPX) Takeyasu Nobuyuki (Chiba JPX) Ohta Tomohiro (Urayasu JPX), Method of forming multilayered wiring structure in semiconductor device.
  4. Choi Kyeong K. (Kyoungki KRX), Process for fabricating metal plus using metal silicide film.
  5. Chien Sun-Chieh (Hsin-Chu CNX), Selective metal wiring and plug process.
  6. Figura Thomas A. ; Donohoe Kevin G. ; Dunbar Thomas, Use of a plasma source to form a layer during the formation of a semiconductor device.

이 특허를 인용한 특허 (29)

  1. Goswami, Jaydeb; McTeer, Allen, Low-resistance interconnects and methods of making same.
  2. Goswami, Jaydeb; McTeer, Allen, Low-resistance interconnects and methods of making same.
  3. Jin, Sung-gon; Ryu, In-cheol, Method for forming a bit line of a semiconductor device.
  4. Yoshizawa, Shunichi, Method for selectively growing a conductive film to fill a contact hole.
  5. Lin,Mou Shiung; Lee,Jin Yuan, Post passivation method for semiconductor chip or wafer.
  6. Lerner, Ralf, Production of a carrier wafer contact in trench insulated integrated SOI circuits having high-voltage components.
  7. Lerner, Ralf, Production of isolation trenches with different sidewall dopings.
  8. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  9. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  10. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  11. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  12. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  13. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  14. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  15. Lin, Mou-Shiung; Lee, Jin-Yuan, Top layers of metal for high performance IC's.
  16. Lin, Mou-Shiung; Lee, Jin-Yuan, Top layers of metal for high performance IC's.
  17. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  18. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  19. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  20. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  21. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  22. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  23. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  24. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  25. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  26. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  27. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  28. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  29. Lin, Mou-Shiung; Chou, Chiu-Ming; Chou, Chien-Kang, Top layers of metal for integrated circuits.
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