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NTIS 바로가기국가/구분 | United States(US) Patent 등록 |
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국제특허분류(IPC7판) |
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출원번호 | US-0514217 (2000-02-25) |
우선권정보 | TW9100969 (2000-01-21) |
발명자 / 주소 |
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출원인 / 주소 |
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대리인 / 주소 |
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인용정보 | 피인용 횟수 : 61 인용 특허 : 10 |
A structure of combined passive elements and logic circuits on a SOI (Silicon On Insulator) wafer. By combining passive elements (including a resistor, an inductor and a capacitor) with a logic device on a SOI wafer with dual damascene technology, an extremely thick inductor that effectively reduces
[ What is claimed is:] [1.]1. A structure of combined passive elements and logic circuits on a Silicon On Insulator (SOI) wafer, comprising:a silicon substrate;a first oxide layer formed on the silicon substrate;a SOI substrate formed on the first oxide layer;a first shallow trench isolation layer f
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