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Nonvolatile semiconductor memory, and method of manufacturing the same 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-021/824.7
출원번호 US-0222778 (1998-12-30)
우선권정보 JP0254784 (1995-10-02)
발명자 / 주소
  • Araki Yoshiko,JPX
  • Mori Seiichi,JPX
출원인 / 주소
  • Kabushiki Kaisha Toshiba, JPX
대리인 / 주소
    Finnegan, Henderson, Farabow, Garrett & Dunner, L.L.P.
인용정보 피인용 횟수 : 3  인용 특허 : 11

초록

A method of manufacturing the semiconductor memory comprises element described below;

대표청구항

[ What is claimed is:] [1.]1. A method of manufacturing a nonvolatile semiconductor memory comprising:forming a first insulating layer on a semiconductor substrate;forming a first polysilicon layer, as a floating gate, on the first insulating layer, the first polysilicon layer including a first low-

이 특허에 인용된 특허 (11)

  1. Ong Tong-Chern (San Jose CA), Asymmetric floating gate overlap for improved device characteristics in buried bit-line devices.
  2. Woo Been-Jon (Saratoga CA), Erase performance improvement via dual floating gate processing.
  3. Hwang Hyun S. (Seoul KRX), Method of fabricating nonvolatile semiconductor memory device.
  4. Ghneim Said N. ; Fulford ; Jr. H. Jim, Method of making non-volatile memory device having a floating gate with enhanced charge retention.
  5. Gardiner James R. (Wappingers Falls NY) Pliskin William A. (Poughkeepsie NY) Revitz Martin (Poughkeepsie NY) Shepard Joseph F. (Hopewell Junction NY), Method of manufacturing a metal-insulator-semiconductor utilizing a multiple stage deposition of polycrystalline layers.
  6. Yang Ming-Tzong (Hsin Chu TWX), Method of thinning for EEPROM tunneling oxide device.
  7. Chang Kent Kuohua ; Chi David ; He Yuesong, Narrower erase distribution for flash memory by smaller poly grain size.
  8. Araki Yoshiko,JPX ; Mori Seiichi,JPX, Nonvolatile semiconductor memory, and method of manufacturing the same.
  9. Wang Hsingya A. (San Jose CA), Process for fabricating a control gate for a floating gate FET.
  10. Rao Kalipatnam V. (Plano TX), Process for fabricating integrated circuit structure with extremely smooth polysilicone dielectric interface.
  11. Shino Katsuya (Yokohama JPX), Semiconductor device having variable impurity concentration polysilicon layer.

이 특허를 인용한 특허 (3)

  1. Tjandra, Agus; Olsen, Christopher S.; Swenberg, Johanes; Hawrylchak, Lara, Methods and apparatus for selective oxidation of a substrate.
  2. Tjandra, Agus; Olsen, Christopher S.; Swenberg, Johanes; Hawrylchak, Lara, Methods and apparatus for selective oxidation of a substrate.
  3. Hazama, Katsuki, Semiconductor device including transistor with composite gate structure and transistor with single gate structure, and method for manufacturing the same.
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