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Integration process for Al pad 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-021/76
출원번호 US-0439359 (1999-11-15)
발명자 / 주소
  • Chen Sheng-Hsiung,TWX
출원인 / 주소
  • Taiwan Semiconductor Manufacturing Company, TWX
대리인 / 주소
    Saile
인용정보 피인용 횟수 : 13  인용 특허 : 7

초록

A new method is provided for creating an aluminum pad on the surface of a semiconductor substrate. A passivation layer is deposited over the surface of the substrate; a layer of TaN is deposited over the passivation layer. A masked layer of aluminum is next deposited; this layer of aluminum is patte

대표청구항

[ What is claimed is:] [1.]1. A method of forming an aluminum pad on the surface of a semiconductor substrate said aluminum pad overlying and essentially being aligned with an alignment marker in the surface of said substrate, comprising the steps of:providing a semiconductor substrate said substrat

이 특허에 인용된 특허 (7)

  1. Chien Rong-Wu,TWX ; Wu Kuo-Chang,TWX, High contrast, low noise alignment mark for laser trimming of redundant memory arrays.
  2. Wege Stephan,DEX ; Lahnor Peter,DEX, Method for improving the readability of alignment marks.
  3. Peng Tzu-min,TWX ; Liaw Yung-Haw,TWX ; Chu Cheng-Te,TWX ; Huang Hsin-chieh,TWX, Method of cleaning residue on a semiconductor wafer bonding pad.
  4. Caldwell Roger F. (Milpitas CA), Method of fabrication an inverse open frame alignment mark.
  5. Doan Trung T. (Boise ID) Tuttle Mark E. (Boise ID), Method to form a low resistant bond pad interconnect.
  6. Tzeng Wen-Tsing,TWX ; Yang Chun-Pin,TWX ; Lin Hsing-Lien,TWX, Passivation layer etching process for memory arrays with fusible links.
  7. Chesebro Donald G. (Colchester VT) Sweetser Robert W. (Essex Junction VT), Visibility enhancement of first order alignment marks.

이 특허를 인용한 특허 (13)

  1. Brennan, Kenneth D., Aluminum hardmask for dielectric etch.
  2. Chen, Kuo-Chou; Hsu, Huai-Jen, Aluminum-copper bond pad design and method of fabrication.
  3. Teraguchi, Nobuaki; Kamikawa, Takeshi, Electrode structure for nitride III-V compound semiconductor devices.
  4. Yang, Chih-Chao; Edelstein, Daniel C.; Molis, Steven E., Enhanced diffusion barrier for interconnect structures.
  5. Yang, Chih-Chao; Edelstein, Daniel C.; Molis, Steven E., Enhanced diffusion barrier for interconnect structures.
  6. Chittipeddi, Sailesh; Vasudevan, Keelathur N., Integrated circuit die having alignment marks in the bond pad region and method of manufacturing same.
  7. Jones, Christopher M.; Ben-Tzur, Mira; Fung, Allen, Reticle repeater monitor wafer and method for verifying reticles.
  8. Murai, Hideya; Mori, Kentaro; Yamamichi, Shintaro; Kawano, Masaya; Maeda, Takehiko; Soejima, Kouji, Semiconductor device and method of manufacturing same.
  9. Downey, Susan H.; Harper, Peter R.; Hess, Kevin; Leoni, Michael V.; Tran, Tu-Anh, Semiconductor device having a bond pad and method therefor.
  10. Yong, Lois E.; Harper, Peter R.; Tran, Tu Anh; Metz, Jeffrey W.; Leal, George R.; Dinh, Dieu Van, Semiconductor device having a bond pad and method therefor.
  11. Yong,Lois E.; Harper,Peter R.; Tran,Tu Anh; Metz,Jeffrey W.; Leal,George R.; Van Dinh,Dieu, Semiconductor device having a bond pad and method therefor.
  12. Downey, Susan H.; Miller, James W.; Hall, Geoffrey B., Semiconductor device having a wire bond pad and method therefor.
  13. Downey, Susan H.; Miller, James W.; Hall, Geoffrey B., Semiconductor device having a wire bond pad and method therefor.
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