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NTIS 바로가기국가/구분 | United States(US) Patent 등록 |
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국제특허분류(IPC7판) |
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출원번호 | US-0412837 (1999-10-05) |
발명자 / 주소 |
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출원인 / 주소 |
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대리인 / 주소 |
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인용정보 | 피인용 횟수 : 57 인용 특허 : 6 |
A disclosed electroplanarization process involves "masking" certain regions of a wafer surface during electropolishing. The regions chosen for masking are features of relatively low aspect ratio (i.e., features that are wider than they are deep). The masking is accomplished with a material of relati
[ What is claimed is:] [1.]1. A method of forming conductive features via a damascene process, the method comprising:providing a partially fabricated integrated circuit having a dielectric layer with trenches where said conductive features are to be formed;forming a substantially conformal layer of
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