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Dual damascene process and structure with dielectric barrier layer 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-021/4763
출원번호 US-0655087 (2000-09-05)
발명자 / 주소
  • Kang-Cheng Lin TW
출원인 / 주소
  • Industrial Technology Research Institute TW
대리인 / 주소
    George O. Saile
인용정보 피인용 횟수 : 30  인용 특허 : 6

초록

An improved dual damascene structure, and process for manufacturing it, are described in which the via hole is first lined with a layer of silicon nitride prior to adding the diffusion barrier and copper. This allows use of a barrier layer that is thinner than normal (since the silicon nitride liner

대표청구항

1. A dual damascene structure, comprising:a first layer of silicon oxide on a first layer of silicon nitride; a second layer of silicon nitride on said first layer of silicon oxide; a second layer of silicon oxide, having an upper surface, on said second silicon nitride layer; a trench, having a wid

이 특허에 인용된 특허 (6)

  1. Lin Ming-Ren, Damascene process for reduced feature size.
  2. Ireland Philip J. (Nampa ID), Double mask process for forming trenches and contacts during the formation of a semiconductor memory device.
  3. Zhao Bin ; Vasudev Prahalad K. ; Horwath Ronald S. ; Seidel Thomas E. ; Zeitzoff Peter M., Dual damascene interconnect structure using low dielectric constant material for an inter-level dielectric layer.
  4. Shoda Naohiro (Wappingers Falls NY), Method for forming studs and interconnects in a multi-layered semiconductor device.
  5. Mu Xiao-Chun (Saratoga CA) Sivaram Srinivasan (San Jose CA) Gardner Donald S. (Mountain View CA) Fraser David B. (Danville CA), Methods of forming an interconnect on a semiconductor substrate.
  6. Wu Juan-Yuan,TWX ; Lur Water,TWX, Structure of a dual damascene.

이 특허를 인용한 특허 (30)

  1. Tseng, Horng-Huei, Method of making a dual damascene when misalignment occurs.
  2. Gutsche,Martin; Seidl,Harald, Method of producing a microelectronic electrode structure, and microelectronic electrode structure.
  3. Lin,Mou Shiung; Lee,Jin Yuan, Post passivation method for semiconductor chip or wafer.
  4. Li,Chaoyong; Su,Siaw Suian Sabrina; Mukherjee Roy,Moitreyee; Badam,Ramana Murthy, Process of forming a composite diffusion barrier in copper/organic low-k damascene technology.
  5. Li,Chaoyong; Su,Siaw Suian Sabrina; Mukherjee Roy,Moitreyee; Badam,Ramana Murthy, Process of forming a composite diffusion barrier in copper/organic low-k damascene technology.
  6. Gates,Stephen M.; Nguyen,Son, Structures and methods for integration of ultralow-k dielectrics with improved reliability.
  7. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  8. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  9. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  10. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  11. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  12. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  13. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  14. Lin, Mou-Shiung; Lee, Jin-Yuan, Top layers of metal for high performance IC's.
  15. Lin, Mou-Shiung; Lee, Jin-Yuan, Top layers of metal for high performance IC's.
  16. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  17. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  18. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  19. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  20. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  21. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  22. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  23. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  24. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  25. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  26. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  27. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  28. Lin, Mou-Shiung; Chou, Chiu-Ming; Chou, Chien-Kang, Top layers of metal for integrated circuits.
  29. Chang, Shih-Chieh; Wang, Ying-Lang; Chen, Kei-Wei; Tsao, Jung-Chih; Wang, Yu-Sheng, Via/contact and damascene structures.
  30. Chang, Shih-Chieh; Wang, Ying-Lang; Chen, Kei-Wei; Tsao, Jung-Chih; Wang, Yu-Sheng, Via/contact and damascene structures and manufacturing methods thereof.
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